电路模块上提供时钟信号与多电路单元的拓扑制造技术

一种电路模块，其具有一电路板（５０ａ）、多个位于该电路板上的电路单元（２０ａ至５２ｉ）、至少一位于该电路板（５０ａ）上的时钟输入（１２ａ）用以接收一外部时钟信号。该电路模块具有位于该电路板（５０ａ）上的一第一相位锁定回路（ＰＬＬ）单元（６０），用以基于该外部时钟信号来提供一内部时钟信号给至少第一个该电路单元。此外，该电路模块具有位于该电路板（５０ａ）上的一第二相位锁定回路（ＰＬＬ）单元（６２），用以基于该外部时钟信号来提供一内部时钟信号给至少第二个该电路单元。

【技术实现步骤摘要】

本案系关于一种在电路模块上用以提供时钟信号至多电路单元之拓扑，特别是关于一种适合用来分配时钟信号至位于内存模块上的多内存芯片之拓扑。
技术介绍
第4图中系显示一种用以提供时钟信号至多内存芯片之现行的时钟拓扑，第4图中所示之时钟拓扑系于现行的DDR1与DDR2内存模块中执行。现行的内存模块包含一具有多个边缘连接器12的电路板10，其中一个边缘连接器系为一时钟输入12a，电路板10可用边缘连接器而被插入至在母板上所提供相匹配的插接连接器，如此时钟输入12a可被连接至一外部的时钟线，使得可再时钟输入12a上接收一外部的时钟讯号。多内存芯片20a至20i系被提供在内存模块电路板10上，另外，以PLL芯片形式的相位锁定回路单元22(PLL单元)亦被提供在该电路板10上。PLL 22的PLL时钟输入系被连接至该时钟输入12a，而PLL回馈回路24则被连接在PLL回馈回路输出与PLL单元的PLL回馈回路输入之间。再者，PLL单元22系包含多个PLL时钟输出，每个时钟输出系藉由对应的时钟线26而被连接至一个或是多个内存芯片，该等时钟线26则被连接至各自的内存芯片20a至20i的内存芯片时钟输入。PLL单元22基于透过时钟输入12a所接收的外部时钟信号而藉由时钟线26来提供一内部时钟信号至内存芯片20a至20i。在此种理想的实例中，PLL单元22提供具有零相移的内部时钟信号给在内存模块上所有的内存芯片20a至20i，其中的内存模块系可以做为一种DIMM模块来实施。此外，在此理想实例中，PLL单元22可提供从PLL时钟信号至各自的内存芯片(亦即DRAM芯片)时钟输入28之零延迟。第一图中所示的拓扑，其具有两个主要的缺点。第一个缺点是所有的时钟线26(亦即所有的时钟追踪)必须与最长时钟线的长度相匹配，使得由线路长度所提供的延迟可由相应地适应PLL回馈回路24的长度而被补偿。因此，就必须使邻近于PLL芯片22的时钟追踪26具有“迂回曲折(meander)”或是“弯弯曲曲(serpentine)”的架构，如第4图中所示。此种架构占据了印刷电路板10许多的面积，因此，在大部分的实例中，时钟信号路由(routing)需要多层印刷电路板的一分开的层。再者，当与利用较短的时钟追踪可获致的效能相比较时，将所有时钟追踪的长度匹配于最长的一个会导致较差的性能。第一图中所示的时钟追踪拓铺之另一个主要缺点为，针对内存应用所设计之大部分现行的PLL芯片具有10个时钟输出，亦即如果有差动信号传输(differential signal transmission)时则有10对的时钟输出。如果内存模块具有36个内存芯片(与1个或是2个内存缓存器)时，其负载会是每个PLL时钟输出4个DRAM芯片。如此会降低在高频时的跳越率(slew rate)，使得在大于166MHz频率上的运转出现问题。而具有18至20对时钟输入的PLL芯片，原则上可以解决此等问题，但是，不幸的是，市面上并不存在此类的PLL芯片，另外，利用具有18到20对的时钟输出会增加关于上述追踪长度的问题。
技术实现思路
本案的目的是提供一种电路模块，其具有用以提供时钟信号至电路模块上多电路单元之拓扑，当与习知
解决方式相比较时，其可容许增加的时钟频率。此目的可透过根据权利要求第1项的电路模块而达成。本案所提供的电路模块，其包含一电路板；位于该电路板上的多个电路单元；至少一时钟输入，其位于该电路板上，用以接收一外部时钟信号；一第一相位锁定回路单元(PLL单元)，其位于该电路板上，用以基于该外部时钟信号来提供一内部时钟信号给至少第一个该电路单元；一第二相位锁定回路单元，其位于该电路板上，用以基于该外部时钟信号来提供一内部时钟信号给至少第二个该电路单元。本案系建立在上述与习知
解决方式相关联的问题可藉由使用每个模块多于一个PLL单元而被解决或是减低之发现上。透过多PLL单元之使用，可减少在PLL单元与各自的电路单元间的线路长度，此外，当利用具有10个PLL时钟输出的现行PLL芯片(举例而言)，可减少各个PLL时钟输出的负载。在本案的较佳实施例中，电路模块系为一内存模块，例如DIMM模块，而该电路模块为内存芯片，例如DRAM芯片。根据本案，复数个PLL单元的PLL时钟输入可被连接至内存模块板上相同的时钟输入，或是内存模块板上不同的时钟输入。每一个PLL单元可与个别的回馈回路相关联。可供选择地，共享的回馈回路系为了两个或是多个PLL单元而准备，因为内部的时钟信号系藉由一个PLL单元而被输出至共享回馈回路上，而回馈回路系分支成多路回馈回路分支，透过各自的回馈回路分支所传输的时钟信号之各自的版本系被两个或是多个PLL单元所接收。附图说明接下来，本案的较佳实施例系参考所附图标来进一步说明。在不同的图标中，互相对应的组件系以相同的参考数字表示，其中省略相同组件重复的说明。第1A图与第1B图系显示根据本案内存模块的第一个较佳实施例；第2A图与第2B图系显示根据本案内存模块的第二个较佳实施例；第3A图与第3B图系显示根据本案内存模块的第三个较佳实施例；以及第4图系显示习用的内存模块。具体实施例方式如第1A图中所示，根据本案第一个较佳实施例的内存模块包含一模块电路板50a，在该模块电路板50a的一表面上提供了多个电路芯片20a至20i，为了表明内存芯片的对应数字也可被设置在模块电路板50a的背面上，如第1A图所示的52a至52i，其偏移于内存芯片20a至20i。内存芯片20a至20i与52可以是在现行的DDR1与DDR2内存拓扑中所使用的习用DRAM芯片。第1A图中所示的内存模块系为DIMM模块形式，其具有多个边缘连接器12，模块电路板50a适合被插入至母板上相匹配的插接连接器，使得边缘连接器12可与插接连接器匹配的相似件(counterparts)接触。如第1A图中所示，边缘连接器包含两个电路板时钟输入12a与12b。当内存模块被插入到母板的匹配插接连接器时，电路板时钟输入12a与12b系将被耦合至母板上的时钟线。再者，第一PLL单元60与第二PLL单元62系被提供在电路板50a上，第一PLL单元60与第二PLL单元62可藉由具有10个时钟输出端口之现行的PLL芯片(举例而言)而形成。当第二PLL单元62的PLL时钟输入被连接至时钟输入12b时，第一PLL单元60的PLL时钟输入则被连接至时钟输入12a。而第一回馈回路64系针对第一PLL单元60所准备，并且第二回馈回路66则是为了第二PLL单元62而准备。第一PLL单元60各自的PLL时钟输出系藉由时钟追踪70而被连接至内存芯片20a、20b、20c与20d的时钟输入28。此外，每个时钟PLL输出系被连接至两个内存芯片(也就是，20a与52a、20b与52b等等)的时钟输入。第二PLL单元62各自的时钟输出则藉由相关的时钟追踪70而被连接至内存芯片20e至20i与52e至52i的时钟输入28。PLL单元60与62透过时钟输入12a与12b来接收外部的时钟信号，并且基于该外部的时钟信号来提供内部的时钟信号给内存芯片。更清楚的说，当第二PLL单元62提供内部的时钟信号给内存芯片20e至20I与52e至52i时，第一PLL单元60提供该内部的时钟本文档来自技高网...

【技术保护点】
一种电路模块，其包含：一电路板（５０ａ、５０ｂ、５０ｃ）；多电路单元（２０ａ至２０ｅ、５２ａ至５２ｅ），其位于该电路板上；至少一时钟输入（１２ａ、１２ｂ），其位于该电路板上，用以接收一外部时钟信号；一第一相位锁定回路（ＰＬＬ）单元（６０），其位于该电路板上，用以基于该外部时钟信号来提供一内部时钟信号给至少第一个该电路单元；以及一第二相位锁定回路（ＰＬＬ）单元（６２），其位于该电路板上，用以基于该外部时钟信号来提供一内部时钟信号给至少第二个该电路单元。

【技术特征摘要】
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【专利技术属性】
技术研发人员：A巴奇，M库兹门卡，S穆夫，S拉格胡拉姆，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]