时钟电路的方法与设备技术

本发明专利技术公开一种附加时钟，其被主时钟延迟９０度，以在一个周期中提供所需的附加时钟边沿。对附加时钟边沿的需要来自于对在同一时钟周期中执行一次读和一次写的希望。通过一个可随主时钟的变化而更新的时钟可编程延迟器来获得精确的延迟。通过用两个其它的可编程延迟器获得１８０度延迟来方便地检测延迟量。所述１８０度延迟可用触发器简单地检测。引起总量为１８０度延迟的编程信号在每个可编程延迟器上都引起９０度延迟。同一编程信号于是被连接到所述时钟可编程延迟器，以获得所需的用于所述的附加时钟的９０度延迟。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及时钟，更具体涉及提供同步信号的时钟。
技术介绍
大多数集成电路是同步操作的，并利用至少一个主时钟，由该主时钟生成其它时钟。产生多个时钟是为了用于不同的目的和不同的位置。该集成电路的不同功能有着适用于此特殊目的的不同时钟。对于一个处理系统，希望对于每一个时钟周期，可以使用诸如执行该处理系统的指令集中的任一指令等多种选项。时钟的速度，一方面希望是快的，另一方面也应该足够慢，以便使完成一个指令所必需的所有操作都能够完成。有些所需的操作涉及在单个时钟周期内完成尽可能多的事情。为做到这一点，需要提供所需的时钟来获得这些结果。一项现有技术通过加倍时钟频率来提供这些操作所需的时钟。这一加倍频率的方法的一个缺点是需要为此提供一个锁相环。锁相环本身通常需要一个压控振荡器(VCO)。为适当操作，在集成电路上需要大量设计资源和空间。其结果是既耗时间又耗空间。因此，需要为在单个周期内执行多项操作提供一种不需要利用锁相环来加倍频率的时钟机制。附图说明图1是依照所述专利技术的一个实施例的处理系统的框图；图2是一个时序图，以便于理解图1所示的处理系统的操作；和图3是图1所示的处理系统的一个部分的详细框图。本领域技术人员应该认识到，图中的组件遵照简洁和清晰的原则来绘制，并不一定必需按照比例绘制的。例如，图中某些组件的尺寸相对于其它组件而言被夸大了，以便于增进对本专利技术的实施例的理解。具体实施例方式下面将要描述的技术提供了在系统时钟的单个周期内操作内存的一种方法。产生的第二个时钟大体上与主时钟有90度的相差。这提供了位于主时钟的相邻时钟边沿中点的时钟边沿。增加的时钟边沿提供的好处在于，使得内存可以在单个周期内写入和读出。图1所示的处理系统10包括处理器12，内存14和可编程延迟器16。处理器12根据全局时钟GC提供的时序进行操作。内存14通过两组总线A1和A2与处理器12连接。每组总线有一条读总线，一条写总线，和一条地址总线。内存14根据全局时钟GC和延迟全局时钟DGC所提供的时序进行操作。可编程延迟器16提供延迟全局时钟DGC，该时钟的频率与全局时钟GC相同，相位基本上延迟90度。图2所示的时序图示出了基于时钟GC和DGC的时钟边沿的一些功能操作。时钟周期的开始被认为发生在全局时钟GC的上升沿，其终止发生在下一个上升沿，该上升沿也被指定为下一个时钟周期的开始。全局时钟GC的下降沿位于时钟周期的中间。全局时钟GC理想地具有50％的占空比。延迟全局时钟在周期的约25％处具有上升沿，在周期的约75％处具有下降沿。这样，如图2所示，每个周期可认为拥有四个时钟边沿，以位于全局时钟GC的上升沿处的P0为始，继之以P1、P2和P3，它们分别位于延迟时钟DGC的时钟上升沿处、全局时钟GC的下降沿处和延迟全局时钟DGC的下降沿处。在操作中，可能希望处理器12执行一次读和一次写。在读、写的地址均已知，写的数据也已知的情形下，有机会在同一个周期内执行读和写，以提高操作速度。在此情况中，处理器12于周期开始之前在地址总线A1和A2上提供地址。地址锁存于P3与P0之间，并保持到P3的下一次出现。假设在此情况中总线组A1用于读，在周期开始处P0，按照地址总线A1上地址的选取来启用内存14的一行。在P2处启用内存14内的读出放大器，使得待读的数据有效并在P2处被时钟输出(clock out)到A1数据总线上。数据保持有效，直到下一个P2出现。同样是在P2处，根据地址总线A2上的地址，可访问内存的另一行，待写的数据在写总线A2被采样。待写的数据必须至少在P2之前的短暂建立时间内是有效的。在P3处，锁存下一组地址，从而在P0为下一个周期的开始做好准备。这一能力有利于提供高操作速度。它使得读和写能够在单个周期内进行。类似地，通过将两组总线A1和A2与全局时钟GC和延迟全局时钟DGC结合使用，可以在同一周期内进行两次读或两次写。处理器12通过持续更新可编程延迟器16的延迟来将延迟全局时钟保持在大体上90度延迟处。如果全局时钟GC的频率发生变化，处理器12通过调节可编程延迟器16的延迟做出响应。该延迟每128个全局时钟GC周期就更新一次。周期数是可以选择的，可以变小或变大。由于在频率的改变能够被精确量化之前可能需要一定数量的周期，对该周期数的减小可能存在限制。图3示出了可编程延迟器(programmable delay)16和处理器12的控制部分30。控制部分30包括一个同步器18，一个控制单元20，一个可编程延迟器22，一个可编程延迟器24，以及一个D触发器26。可编程延迟器22和24与可编程延迟器16是一样的。可编程延迟器22和24的延迟由控制单元20选择。驱动器28，作为对全局时钟GC的响应，提供与全局时钟GC同相、同频率的处理器全局时钟PGC，分别送到控制单元20的输入，可编程延迟器22的输入，以及触发器26的时钟输入。可编程延迟器22的输出被耦合到可编程延迟器24的输入。可编程延迟器24的输出连接到D触发器26的D输入。同步器18通过更新总线32和更新使能信号UE连接到控制单元20，并连接到可编程延迟器18。可编程延迟器16、22和24是一样的。它们并非必须是一样的，但是应该同样具有如下的特征，因为对于给定的编程输入，它们应该具有大体上一样的延迟量。如果可编程延迟器22和24被编程以联合产生一个180度的延迟，那就表明延迟器的设置是适当的，因为这意味着可编程延迟器22和24各产生90度延迟。然后，此编程量即为使编程后的延迟器16提供所需的90度延迟而需要的量。这一过程开始时，编程使各可编程延迟器具有最小的延迟，在本实施例中该延迟为500皮秒(ps)。联合的延迟器连接到触发器26的D输入。之后，在该时钟输入(在此情况中即为处理器全局时钟PGC，而该处理器全局时钟PGC可以认为等效于全局时钟GC)的上升沿将D输入的逻辑状态连接到D触发器的输出。因此，只要延迟小于180度，触发器26输出的逻辑状态都会是逻辑低。一旦延迟达到180度，在处理器全局时钟PGC切换到逻辑高的同时，触发器26的输出将切换到逻辑高。控制单元20从最小延迟开始逐步增加延迟，直到出现180度延迟。在此情况中，每次增量为40皮秒(ps)，但此数值可增大或减小，这取决于为可编程延迟器16获取90度延迟所需的精确度。进一步地，可以用诸如逐次逼近等其它技术来替代简单地增加延迟量以查找180度点的技术。在控制单元20已确定达到180度标志(对于每个可编程延迟器而言即为90度)所需的延迟量后，该信息在更新使能信号UE的控制下被转发到同步器18。总线32可以有其它用途，并传送与更新延迟无关的信息。因此，信号UE指示同步器18总线32上的信息为有效的更新信息。同步器18调整可编程延迟器16的更新。全局时钟GC的每次跳变(边沿)都会使得在延迟全局信号DGC上出现一个类似的但是延迟的边沿。因此，可编程延迟器16的更新应该发生在提供相应的边沿之后，但是在接收到下一个边沿之前。因此，控制部分30提供了这样一种方法，该方法可以提供大体上位于周期的25％和75％处的时钟边沿，而不需要诸如VCO之类的PLL及其附加电路。这也避免了加倍频率的需要。加倍时钟的速度可能会是麻烦的，这部分地是因为该时钟信号必须本文档来自技高网...

【技术保护点】
一种方法，用于由主时钟信号产生延迟时钟信号；　　　　用于提供第一可编程延迟器；　　　　用于提供第二可编程延迟器；　　　　用于提供第三可编程延迟器；　　　　用于通过所述第一和第二可编程延迟器连接所述主时钟信号；　　　　用于将所述第一和第二可编程延迟器均改变到具有第一最终延迟，使得所述主时钟信号被延迟大约１８０度；　　　　用于将所述第三个可编程延迟器编程到具有所述第一最终延迟；和　　　　用于将所述主时钟连接到所述第三可编程延迟器，以提供所述延迟时钟信号。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：戴维莫舍，伊亚尔古特金，施缪尔迪诺，马克西姆托齐克，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]