相位时钟发生器制造技术

本发明专利技术公开一种相位时钟发生器。相位时钟发生器可包括晶体管和缓冲器。晶体管连接在电力线和地线之间，并且设置成４×Ｎ矩阵的形式，以通过它们的栅极端接收多个相位延迟信号。４个晶体管可形成在电力线和地线之间的单元列。从地线到电力线，单元列的首先两个晶体管提供ＮＭＯＳ晶体管对，其次两个晶体管提供ＰＭＯＳ晶体管对。缓冲器连接至设置在形成单元列的ＮＭＯＳ晶体管对和ＰＭＯＳ晶体管对之间的线，以发送时钟信号。本发明专利技术的相位时钟发生器能够在采用更小数目晶体管的同时基于高频特征生成时钟信号。

【技术实现步骤摘要】

本专利技术涉及相位时钟发生器。
技术介绍
最近，己经开发出各种窄带和宽带通信系统，以提供例如移动通信、 卫星通信和广播的服务。构成通信系统的电路(包括混合器、气球电路(balloon circuit)、调制器和解调器)需要时钟信号，以处理具有各种 信道的频率信号。图1是示意性示出用于压控振荡器(voltage controlled oscillator VCO)的边沿组合器(edge combiner)的组件的电路示意图，图2是示 出图1的边沿组合器的测量输出信号的时序图。VCO典型地包括延迟锁相环(DLL)和边沿组合器。DLL通过对基 准时钟REF—CLK进行相位延迟来生成各种相位信号P、 P、 ...P、 P。边沿组合器具有这样的结构，其中以多级形式(multi-step)设置用 以形成并联电路(由PM块表示)的两个NMOS晶体管。如果检测到相 位信号的上升沿，则设置在边沿组合器的上部的LC储能电路(tank circuit)在相位信号的上升沿产生谐振，以使得时钟信号FOUT振荡。时 钟信号FOUT具有与"基准时钟X相位延迟的信号的数目"对应的频率。然而，由于用于LC储能电路的电感器L是具有较大尺寸的分布元 件，并且不是通过半导体制造工艺制造的，所以难以最小化用于VCO的 芯片。此外，振荡操作很容易受到在LC储能电路的电感器(L)和电容 器(C)之间的匹配的影响。因此，必须采用额外的电路。然而，这样会 增加器件的功耗。作为对图1所示的边沿组合器的可选择方式，可使用频率放大器。图3是示意性示出具有反相器(inverter)结构的频率放大器组件的电路图，图4是示出具有图3的反相器结构的频率放大器的测量输出信 号的时序图。频率放大器使用从DLL产生的相移信号P、 P、 ...P、 P来检测相位信号的上升沿。频率放大器具有彼此串联的NMOS和PMOS 晶体管的多级结构，其中PMOS晶体管的栅极连接至3个反相器的链电 路(chain circuit)。因此，如果检测到上升沿，则通过链电路执行本地振荡操作，并且 通过本地振荡操作来定义时钟信号的上升期和下降期。因此，产生图4 中所示的时钟信号FOUT。设置在频率放大器的上部和下部的耦合反相 器(存储器单元A)用以稳定本地振荡操作。然而，可限制与晶体管连接的反相器的数目。当振荡周期设置密集 时，可错误地检测到上升沿。此外，由于在这种类型的频率放大器中单独地使用相位延迟信号的 边沿，所以必须在频率放大器的上部和下部额外地设置存储器单元A， 以保持状态。此外，由于存储器单元A的负载，因此边沿检测时间必然 大大增加。这种增加的检测时间可造成反相器链电路的错误操作。解决上述问题的一个途径是必须增加构成链电路的反相器数目，同 时保持反相器为奇数。然而，由于反相器的振荡周期受到限制，所以不 能够满足时钟信号的高频率特征。因此，晶体管的数目必须增加，以放 大基准时钟。在这种情况下，功耗的量增加，电路变得复杂，并且半导体芯片的 设计变得困难。图5a-图5c是示意性示出具有反馈结构的频率放大器组件的电路图， 图6是示出具有反馈结构的频率放大器的测量输出信号的时序图。图5a-图5c中所示的频率放大器是对图3中所示的频率放大器的替 换电路，并且包括边沿检测器(图5a)、边沿组合器(图5b)和脉冲结 绳锁存器(toggle pulsed latch， TPL)(图5c)。当从DLL产生相位延迟信号P、 P、 ...P、 P时，边沿检 测器检测相位信号的上升沿。边沿检测器包括多个NAND栅极。NAND 栅极的输入端连接至反相器的链结构，以形成反馈结构。因此，在出现上升沿时，通过链电路立即执行本地振荡操作。边沿 组合器(图5b)组合从本地振荡操作导出的信号，以产生检测信号DCK。当将检测信号DCK传送到TPL (图5c)时，TPL (图5c)的晶体管 选择性地操作反相器，以交替地提供3反相器链电路和4反相器链电路。因此，可产生具有与"基准时钟X相位延迟信号的数目"对应的频 率的时钟信号FOUT。然而，由于相位延迟信号的数目必须是2的平方数，所以对于实现 时钟信号FOUT的频率存在限制。此外，电路变得复杂，并且功耗也会 增加。具体地，在上述反馈结构中，由于具有噪音分量(component)的信 号被反馈并且没有被去除，所以可能会产生不稳定的时钟信号。
技术实现思路
本专利技术实施例可提供一种在压控振荡器(vco)中使用的相位时钟发生器。本专利技术的实施例提供一种相位时钟发生器，其能够在采用更小 数目晶体管的同时基于高频特征生成时钟信号。根据本专利技术实施例，设置一种相位时钟发生器，其能够在相位时钟 发生器的设计期间，在未受到自由添加单元电路块以放大时钟频率的限 制的情况下实现时钟频带。根据本专利技术实施例，可以不包括例如反相器链电路、反馈电路、谐 振电路和稳定电路等专用电路。因此，可减少电路大小和功耗的量，容 易执行半导体器件的设计和制造处理，可基于晶体管的运行频率生成高 频时钟信号，可提供能够最小化噪音分量的影响的相位时钟发生器。根据本专利技术实施例，相位时钟发生器包括晶体管和缓冲器。晶体管可连接在电力线和地线之间，并且设置成4XN矩阵的形式，以通过它们 的栅极端接收多个相位延迟信号。4个晶体管可形成单元列，单元列的首 先的两个晶体管可以是NMOS晶体管对，其次的两个晶体管可以是 PMOS晶体管对。缓冲器连接至设置在形成单元列的NMOS晶体管对和 PMOS晶体管对之间的线，以发送时钟信号。根据其他实施例，通过调 节晶体管对的比，可改变时钟信号的频带。例如，可以从设计中去除NMOS晶体管对或PMOS晶体管对中的某些对，从而在可提供特定占空比的矩阵中生成非对称列。 附图说明图1是示意性示出边沿组合器的组件的电路示意图。图2是示出图1的边沿组合器的测量输出信号的时序图。 图3是示意性示出具有反相器结构的频率放大器组件的电路图。 图4是示出具有图3的反相器结构的频率放大器的测量输出信号的 时序图。图5a-图5c是示意性示出具有反馈结构的频率放大器组件的电路图。 图6是示出图5a-图5c的具有反馈结构的频率放大器的测量输出信 号的时序图。图7是示意性示出根据本专利技术实施例的压控振荡器(VCO)的组件 的框图。图8是示意性示出根据本专利技术第一实施例的相位时钟发生器的组件 的电路图。图9是示出根据第一实施例的相位时钟发生器的测量输出信号的时 序图。图IO是示意性示出根据本专利技术第二实施例的相位时钟发生器的组件 的电路图。图11是示出根据第二实施例的相位时钟发生器的测量输出信号的时 序图。具体实施例方式将参照附图详细描述相位时钟发生器的实施例。 图7是示意性示出根据本专利技术实施例的压控振荡器(VCO) 100的组 件的框图。参照图7，根据本专利技术实施例的VCO 100可包括延迟锁相环110和 相位时钟发生器200。 DLL100可包括相位检测器112、电荷泵114、 环路滤波器116和压控延迟线(VCDL) 118。VCDL 118可接收来自振荡电路的基准时钟(REF—CLK)，并通过 对基准时钟进行相位延迟来生成多个相位延迟信号(P至P)。振 荡电路可以例如是温控X-tal振荡器(TCXO)。相位检测器112可顺序接收来自V本文档来自技高网...

【技术保护点】
一种相位时钟发生器，包括：　晶体管，排列成４×Ｎ矩阵，这里的Ｎ是列数，其中将所述４×Ｎ矩阵的第１行和第２行的晶体管排列为ＰＭＯＳ晶体管对，将所述４×Ｎ矩阵的第３行和第４行的晶体管排列为ＮＭＯＳ晶体管对，所述４×Ｎ矩阵的晶体管通过各自的栅极端接收多个相位延迟信号，其中第１行晶体管连接至电力线，第４行晶体管连接至地线；和　缓冲器，连接至与第２行晶体管和第３行晶体管的漏极节点相连接的线，所述缓冲器发送时钟信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金泰逵，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]