非互补型的CMOS与非门电路结构制造技术

一种非互补型的ＣＭＯＳ电路结构，并联结构的晶体管（１）与至少相互并联的晶体管（２）和（３）串联，至少晶体管（４）、（５）和至少晶体管（６）、（７）分别串联后并联，并与并联的晶体管（２）和（３）串联。本发明专利技术减小最大时间差流水线系统数据路径延迟差，大大提高了系统的工作速度和可靠性。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及计算机技术，特别涉及一种减小随输入数据变化而引起的电路单元延迟变化的最大时间差流水线系统的非互补型的CMOS电路结构。为实现上述目的，非互补型的CMOS电路结构的特征在于，并联结构的晶体管1与至少两个相互并联的晶体管2和3串联，至少两个晶体管4、5和至少两个晶体管6、7分别串联后并联，并与并联的晶体管2和3串联。本专利技术减小最大时间差流水线系统数据路径延迟差，大大提高了系统的工作速度和可靠性。图2是另一非互补型的CMOS电路结构图。图3是图2的一种变形的非互补型的CMOS电路结构图。专利技术的具体实施例方式为了解决并联结构晶体管由于CMOS电路输入信号组合的变化而引起的CMOS电路工作电流的变化，在本专利技术中，利用另外一个晶体管串联到并联的晶体管结构上，使CMOS电路工作电流的大小由这个晶体管决定，不受CMOS电路的输入信号影响。在串联结构中，由于晶体管在串联结构中所处的位置不同，串联结构产生的寄生效应将随CMOS电路输入信号的变化而变化，CMOS电路的延迟将随输入信号的变化而变化。在本专利技术中，将过去的单一串联结构变成由晶体管不同排序串联后并联的并联结构，该并联形式保证在CMOS电路的不同输入情况下，由该结构产生的寄生效应一样，因此保证CMOS电路的延迟不遂CMOS电路的输入变化而变化。非互补型CMOS电路结构如附图说明图1所示，完成两输入与非逻辑。电路由1，2，3号P型晶体管和4，5，6，7号N型晶体管构成。其中1号晶体管为并联结构的P型晶体管的电流限制晶体管，1号晶体管的源极和漏极分别与电源和并联结构的晶体管相连。1号晶体管的栅极的连接，将保证1号晶体管在电路处于逻辑功能实现时导通，即对并联结构起到限流的作用。比如1号晶体管的栅极可以接到电源，也可以接到电路的输出端。2号和3号晶体管并联并完成逻辑功能。1号晶体管和并联的2号，3号晶体管的连接顺序可以变化。但是，在不同的排序情况下，1号晶体管的尺寸(本专利技术所述“晶体管的尺寸”是指构成晶体管器件沟道的宽长比)是与2号和3号晶体管的尺寸的比例将不同。4号和5号晶体管，6号和7号晶体管分别串联后并联，并且与并联的2号，3号晶体管串联。4号晶体管和7号晶体管的栅极接相同的输入信号，5号晶体管和6号晶体管的栅极接相同的输入信号。图中字符a，b表示输入信号，out表示输出信号。2号和3号晶体管的尺寸一样大，4号，5号，6号以及7号晶体管的尺寸一样大。为了保证1号晶体管即能对电流进行限流，又对输出信号的电平不产生很大的影响，在图1中的排序方式下，2号和3号晶体管的尺寸比1号晶体管的尺寸小。在微米级或亚微米级工艺条件下，如果4号，5号，6号以及7号晶体管的尺寸记为N，1号晶体管的尺寸记为M，用下面的公式计算M=Nβ(Vdd-vtn)(Vdd-vtp)]]>其中，Vdd是电路使用的电源电压，vtn是N型晶体管的阈值电压，vtp是P型晶体管的阈值电压，β是N型晶体管的载流子迁移率与P型晶体管的载流子迁移率之比。1号晶体管的尺寸与2号，3号晶体管尺寸的比例由下面公式计算R=Vdd-VhighVhigh]]>其中，Vdd是电路的电源电压，Vhigh是电路的最低高电压。1号晶体管的尺寸记为M，2号和3号晶体管的尺寸记为K，用下面的公式计算2号和3号晶体管的尺寸记为K，用下面的公式计算K＝RM如图2所示，2号和3号晶体管的尺寸比1号晶体管的尺寸大。在微米级或亚微米级工艺条件下，这时候，4号，5号，6号以及7号晶体管的尺寸与图1的计算方法相同。1号晶体管的尺寸与2号，3号晶体管尺寸的比例由下面公式计算R=Vdd-VhighVhigh]]>其中，Vdd是电路的电源电压，Vhigh是电路的最低高电压。1号晶体管的尺寸记为M，2号和3号晶体管的尺寸记为K，用下面的公式计算2号和3号晶体管的尺寸记为K，用下面的公式计算K=MR]]> 该电路不仅适合于微米级工艺，也适合于亚微米和深亚微米工艺。在深亚微米工艺条件下，将利用新型的器件电流模型计算各个晶体管的尺寸。如图3所示，图3是图2的一种变形，并联的P型晶体管可以是三个，如2、3、8。N型晶体管可以串联三个再与其它串联的晶体管并联。权利要求1.一种非互补型的CMOS电路结构，其特征在于，并联结构的晶体管(1)至少与相互并联的晶体管(2)和(3)串联，至少晶体管(4)、(5)和至少晶体管(6)、(7)分别串联后并联，并与并联的晶体管(2)和(3)串联。2.按权利要求1所述的电路结构，其特征在于晶体管(1)、(2)、(3)为P型晶体管，晶体管(4)、(5)、(6)、(7)为N型晶体管。3.按权利要求1所述的电路结构，其特征在于晶体管(1)是常导通的。4.按权利要求1所述的电路结构，其特征在于晶体管(2)和(3)的沟道的宽长比相同。5.按权利要求1所述的电路结构，其特征在于晶体管(4)、(5)、(6)、(7)的沟道的宽长比相同。6.按权利要求1所述的电路结构，其特征在于晶体管(2)、(3)的尺寸比晶体管(1)的尺寸小。7.按权利要求1或6所述的电路结构，其特征在于晶体管(1)的尺寸与晶体管(2)、(3)尺寸的比例按下式计算R=Vdd-VhighVhigh]]>8.一种非互补型的CMOS电路结构，其特征在于，至少相互并联的晶体管(2)和(3)与并联结构的晶体管(1)串联，至少晶体管(4)、(5)和至少晶体管(6)、(7)分别串联后并联，并与并联结构的晶体管(1)串联。9.按权利要求8所述的电路结构，其特征在于晶体管(1)、(2)、(3)为P型晶体管，晶体管(4)、(5)、(6)、(7)为N型晶体管。10.按权利要求8所述的电路结构，其特征在于晶体管(1)是常导通的。11.按权利要求8所述的电路结构，其特征在于晶体管(2)和(3)的沟道的宽长比相同。12.按权利要求8所述的电路结构，其特征在于晶体管(4)、(5)、(6)、(7)的沟道的宽长比相同。13.按权利要求1所述的电路结构，其特征在于晶体管(2)、(3)的尺寸比晶体管(1)的尺寸大。14.按权利要求1或6所述的电路结构，其特征在于晶体管(1)的尺寸与晶体管(2)、(3)尺寸的比例按下式计算R=Vdd-VhighVhigh]]>全文摘要一种非互补型的CMOS电路结构，并联结构的晶体管(1)与至少相互并联的晶体管(2)和(3)串联，至少晶体管(4)、(5)和至少晶体管(6)、(7)分别串联后并联，并与并联的晶体管(2)和(3)串联。本专利技术减小最大时间差流水线系统数据路径延迟差，大大提高了系统的工作速度和可靠性。文档编号H01L27/092GK1420631SQ0113504公开日2003年5月28日 申请日期2001年11月16日 优先权日2001年11月16日专利技术者陈岚, 唐志敏 申请人:中国科学院计算技术研究所本文档来自技高网...

【技术保护点】
一种非互补型的ＣＭＯＳ电路结构，其特征在于，并联结构的晶体管（１）至少与相互并联的晶体管（２）和（３）串联，至少晶体管（４）、（５）和至少晶体管（６）、（７）分别串联后并联，并与并联的晶体管（２）和（３）串联。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈岚，唐志敏，
申请(专利权)人：中国科学院计算技术研究所，
类型：发明
国别省市：11[中国|北京]