可耐受高电压输出暂存器制造技术

一种具高阻抗状态的驱动器，其中包含： 导入装置：针对输出动作讯号以及输入数据讯号加以反应的导入装置，能够在第一供应电压和输出端之间提供一低阻抗或高阻抗通道；当输出动作讯号及输入数据讯号逻辑皆为高时，将出现低阻抗通道；而在输出动作讯号和输入数据讯号两者中有一个逻辑为低时，则将出现高阻抗通道；当此一导入装置出现高阻抗通道时，它将分别与较输出电压为大的基底偏压，以及第一供应电压相连； 导出装置：针对输出动作讯号及输入数据讯号加以反应的导出装置，能够在输出端和第二供应电压之间提供一低阻抗或高阻抗通道；当输出动作讯号逻辑为高，而输入数据讯号为低时，将出现低阻抗通道；反之，当输出动作讯号逻辑为低，而输入数据讯号为高时，则将出现高阻抗通道； 受限装置：针对输出端电压加以反应之受限装置，在导入装置出现高阻抗时，能够在该导入装置上操作，以阻绝自输出端至第一供应电压的传导。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般地涉及一高阻抗状态的输出暂存器，更具体地说，涉及能够耐受输出端电压大于输入端电压的输出暂存器。图1为传统输出暂存器100的电路图。在图1中，IN 102代表一个讯号输入，OE(可动作输出)104代表为顺利输出所需的讯号输入，代表讯号输入IN102反转型态的输出端106则与输出垫108相连。讯号输入104(OE，可动作的输出)与或门110的低动作输出端，还有与门112的输入端相连。或门110输出端的DP点和p通道晶体管118(MP1)的栅极相连。P通道晶体管118在其源极和漏极之间有一通道，两端分别连接电压供应120(VDD，通常是+3.3伏特)与输出端106。该p通道晶体管的基底和Vdd 120相连。与门112输出端的DN点则和一n通道晶体管126(MN1)的栅极相连。该n通道晶体管126的通道则两端分别连接输出端106和参考电压128，而该n通道晶体管的基底则与参考电压128相连。根据图1所示，以下将描述逻辑栅极110和112，以及晶体管MP1 118和MN1 126的运作情形。当OE 104讯号逻辑为low(或是”0”，关闭状态)时，DP点114的逻辑为high，DN点112的逻辑为low，则MP1 118和MN1 126晶体管皆在关的状态，而本驱动器也因而进入高阻抗状态。当OE 104逻辑为high(或是”1”，启动状态)时，本暂存器即脱离高阻抗状态，而此时的输出端视IN讯号的状态而定。如果IN 102逻辑为low(或是”0”)，DP 114和DN122皆为low(或”0”)，而MP1 118晶体管和MN1 126晶体管则分别为开与关的状态，因而造成输出端106电压趋近于输入端电压Vdd。如果IN 102逻辑为high(或”1”)，且OE 104亦为high(或是”1”，开)，则DP 114和DN 122皆为high(或是”1”)，MP1 118晶体管与MN1 126晶体管则分别为关与开，因而造成输出端106电压趋近于参考电压(Gnd)128。前述的输出暂存器在操作上有一条件，即施加于输出端的电压不得大幅超出输入端电压120(通常约为+3.3伏特)。如果施加于输出端的电压大于输入端的话，p通道晶体管118与输出端106相连的通道底端的电压，将会比和供应电压相近的栅极电压来得大，因而造成其通道自输出端106传导回输入端120。输出端电压较高(例如5伏特)会对p通道晶体管的主体二极管(body diode)产生顺向偏压，导致遗漏电流以及该晶体管的暂存器栅极氧化层发生退化，并因此降低其可靠性。图2所示的前述暂存器电路图即企图克服此一问题。如图2所示，输出暂存器200包括一对p通道导入晶体管MP1和MP2，一个n通道导出晶体管MN1，一个可动作晶体管(enable transistor)MN3，一个受限晶体管MP4，一个或门以及一个与门。P通道导入晶体管MP1和MP3的通道在电压输入端Vdd和输出端206之间相互串联。具体而言，晶体管MP1 218的源极与基底是和电压输入端Vdd220(通常为+3.3伏特)相连，而其漏极则与A222相连。晶体管MP3 242的通道则分别与A 222以及输出端206相连。晶体管MP3 242的基底是和输出端206相连。晶体管MN1 228的通道分别与输出端206及参考电压244相连。晶体管MN3 238的通道分别与晶体管MP3 242的栅极240以及参考电位244相连。晶体管MP4 236的通道分别与晶体管MP3 242的栅极240以及输出端206相连；MP4的基底亦与输出端206相连。与门212的输出端与导出晶体管MN1 228的栅极相接，或门210的输出端则和导入晶体管MP1 218的栅极216相连。OE 204讯号输入端与晶体管MP4 236及MN3238的栅极232及234相连。OE 204讯号输入端同时和或门210的低动作输出端，还有与门212的一个输入端相连。IN讯号则与或门210的高动作输入端，和与门212的另一个输入端相连。与图1所示的输出暂存器100相比较，图2所示的输出暂存器200包括内含MP3、MP4、及MN3的受限电路230。当OE 204的逻辑讯号为low(或”0”)时，晶体管MN3238属于关闭状态，与晶体管MP3 240的栅极和源极相连的晶体管MP4 236则为低阻抗状态。这将迫使晶体管MP3 240进入高阻抗状态，因为MP3并无源极一栅极电压(source-to-gate voltage)。若在206施加的电压较输入端电压Vdd更大，例如5伏特，则输出端206将成为高阻抗状态，而从输出端206返回电源供应220的电流，在面对比电源供应电压超出2或3伏特的讯号时则会受到受限。当OE 204的输入讯号逻辑为high(或”1”)时，晶体管MP4 236不具传导性，而晶体管MN3 238则为启动状态。晶体管MN3 234的漏极会导出晶体管MP3 242的栅极，使其电压趋近于参考电压，从而可动作晶体管MP3。于是晶体管MP1 216和MN1 226之运作便和传统电路一样，驱动输出端206，并呈现低阻抗状态。然图2所示的输出暂存器200中，晶体管MP1 218和MP3 240是形成于不同的n井，需用较大尺寸的晶片，因而对栅极氧化层的完整性产生不利影响。因此，如何设计出在输出端能够承受从0到5伏特不等的电压，并在不增加晶片尺寸的前提下，有效克服栅极氧化层完整性问题的改良型输出暂存器，实有其必要性。本专利技术的优点的在于本输出暂存器在供应电压为3.3伏特时，其输出端仍能够与5伏特的输入讯号相容。本专利技术的另一个优点在于有效克服了栅极氧化层完整性、可靠性降低的问题。另一个优点则是由于暂存器在晶片上所占面积缩小，故可降低暂存器的制造成本。附图说明本专利技术前述及其他的特点、层面与优点将可在下列描述、随附的权利要求范围、以及附图中获得更充分的理解图1显示了已有的输出暂存器的电路图；图2显示了另一已有的输出暂存器的电路图；图3显示了本专利技术的一种可耐受高电压的输出暂存器实施例的电路图；图4显示了图3所示电路的n井偏压电路实施例的电路图；图5显示了图3所示电路的n井偏压电路另一实施例的电路图。导入晶体管330和334的通道皆于一端相连在一块，以使这对晶体管的通道串联起来。第一个导入晶体管330的通道的另一端则是与供应电压Vdd 302相连，而第二个导入晶体管334的通道的另一端则与输出端312相连，而后者又与垫313(pad 313)连在一起。导出晶体管338和332的通道皆于一端相连在一块，以使这对晶体管的通道串联起来。第一个导出晶体管338的通道的另一端则是与输出端312相连，而第二个导出晶体管332的通道的另一端则与GND 304相接。第一个导出晶体管338的栅极系和供应电压Vdd 302相连。可动作晶体管340和342的通道皆于一端相连在一块，以使这对晶体管的通道串联起来。第一个可动作晶体管340的通道的另一端则是与第二个导入晶体管334的栅极相连，而第二个可动作晶体管342的通道的另一端则与GND 304相连。第一个可动作晶体管340的栅极是与供应电压Vdd 302相连。受限晶体管336的通道分别与第二个导入晶体管334的栅极，以及输本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：俞大立，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：