半导体集成电路器件制造技术

本发明专利技术提供一种具有低成本、可在低电压下高速工作的Ｉ／Ｏ电路的半导体集成电路器件，在Ｉ／Ｏ电路中，当使Ｉ／Ｏ电压ｖｃｃ（例如３．３Ｖ）降低到ｖｃｃ＿１８（例如１．８Ｖ）时，引起速度变差的部分是电平转换单元、和用于驱动大型主缓冲器的前置缓冲器部分。着眼于这一情况，通过对升电平转换器（ＬＵＣ）和前置缓冲器（ＰＢＦ）的电路施加高电压（电压ｖｃｃ），来以低成本实现可在低电压下高速工作的Ｉ／Ｏ电路。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路器件，尤其涉及应用于面向便携设备的系统LSI或微处理器等半导体集成电路器件有效的技术。
技术介绍
作为本专利技术人研究过的技术，例如，在面向便携设备的系统LSI或微处理器等半导体集成电路器件方面，有以下技术。近年来，便携设备中的I/O(输入输出)电压正日益多样化。这是因为，为了追求更低的消耗功率而要进行低电压化，同时为了有效利用现有资源又要使用在现有的高电压下工作的接口。关于低电压化，特别是对作为通用的存储元件的随机存取存储器(DRAM)的接口单元的低功率化呼声变强，正推动着低电压I/O的标准化。例如，在便携设备中，SDRAM、DDR-SDRAM等的接口电压，与作为当前行业标准的3.3V相比，低电压的1.8V正逐步成为标准。另一方面，保持现有的接口也很重要。这是由于可拆装的非易失存储器(闪存等)等被设计成在高电压(3.3V)下工作，该接口规格也已在业界被标准化。可以对产品世代不同的各种机种采用这种现有的接口，从而具有由批量生产带来的成本降低的优点。因此，继续使用这种现有的I/O的需求很高。因此，在考虑了成本和低功率的情况下，使安装在LSI中的所有I/O电路(输入输出电路)的电源单一化(例如，统一成1.8V电压)，在现阶段极为困难。然而，目前低电压(1.8V)系的I/O对高速工作的要求不是很高。由此，可以使以在标准电压(例如3.3V)下工作为前提的晶体管在低电压(1.8V)下工作，来使用1.8V系的I/O。但是，最近的便携设备，应用的功能丰富，从而高速传送大量数据的必要性逐步提高。由此，即使在低电压下工作的I/O中对高速化的要求也很高，今后必然要求1.8V系的I/O的高速化。美国专利第5969542号说明书日本特开2003-152096号公报
技术实现思路
本专利技术人经过研究发现，上述技术存在以下课题。当前主流的SoC(System-on-a-Chip)用LSI，以在提供给CPU等的构成逻辑电路的晶体管的供给电压即核心电压(例如1.2V)、和用于与外部设备连接的I/O电压(例如3.3V)下工作为前提，将MISFET的栅极绝缘膜厚度设计成2种。在这样的设计上的条件下设计1.8V的I/O时，可以考虑使用上述3.3V用的MISFET使之在1.8V下工作。此时，由MISFET的饱和电流Ids、与栅极电压Vg和阈值电压Vth的差的平方成正比(Ids∝(Vg-Vth)2)这样的所谓MISFET的电流-电压关系可以清楚，对于在3.3V下工作时的饱和电流和在1.8V下工作时的饱和电流，当假定Vth＝0.7V时，产生大约6倍左右的差；当换算成延迟时间(Tpd)时，由于延迟时间是电源电压V和栅极电容C的积除以Ids得到的商(TpdC×V/Ids)，因此，大约延迟3倍左右。因此，使用3.3V用的晶体管在1.8V下高速工作是很困难的。为了使在1.8V下的工作高速化，也可以考虑使用追加了注入工序的低阈值的MISFET来设计3.3V用的MISFET，但当将低阈值MISFET用于从电平转换电路到前置缓冲器(pre buffer)、主缓冲器(main buffer)的低功率用I/O电路整体时，漏电流量增大，产生在便携设备中所必须的低功率性丧失这样的缺点。此外，还可以考虑用在1.2V下工作的逻辑电路用的MISFET来设计在1.8V下工作的I/O的方法。该方法例如记载在专利文献1中。在该文献中公开了用1.8V的器件构成2.5V的I/O的技术。利用了缓和施加于MISFET的最大施加电压的耐压缓和技术。但是，在应用这样的例子以1.2V用的MISFET构筑1.8V的I/O电路时，一般地，根据所谓的比例(scaling)定律，1.2V用的MISFET的阈值不得不被设定得低，因此，存在漏电流增大这样的课题。进而，还必须施行针对静电破坏的对策(ESD对策)，从而要增加工时数和成本。上述例子是对LSI的制造工艺和掩模张数负面影响较小的方法，但在也可以不考虑这一点的情况下，还有用栅极绝缘膜厚度不同的多个MISFET构成的方法。当使用设计成在1.8V下可获得大电流的栅极绝缘膜厚度的MISFET时，MISFET的导通电流，具有与栅极绝缘膜厚度的倒数成比例的关系，因此，只要能够追加这种特别的MISFET就能够实现高速化。此时，虽然漏电流不成问题，但为了将栅极绝缘膜厚度做成3种，将不可避免制造工艺的复杂化、掩模张数的增多、以及用于质量管理的工时数增加，从而造成制造成本的增加。为了在与竞争对手的竞争中胜出，便携设备以及民用设备必须是成本意识高的产品。因此，希望减少制造SoC用的LSI时的器件种类，削减要使用的掩模数，简化工艺流程。因此，存在以下课题，即、作为面向便携设备的I/O电路，要用3.3V用的晶体管来设计低成本的1.8V高速I/O。因此，本专利技术的目的在于，提供一种具有低成本、可在低电压下高速工作的I/O电路的半导体集成电路器件。本专利技术的上述及其它的目的和新的特征，将通过本说明书的描述和附图得以明确。以下，简单地说明本申请所公开的专利技术中有代表性的专利技术的概要。在本专利技术中，着眼于当在I/O电路中使I/O电压Vcc降低时，引起速度变慢的部分是电平转换单元和用于驱动大型主缓冲器的前置缓冲器这一情况，通过对该部分的电路施加高电压，来实现上述课题、即低成本、可在低电压下高速工作的I/O。即，本专利技术的半导体集成电路器件，具有在第1电源电压下工作的电路、和在比上述第1电源电压高的第2电源电压下工作的输出电路，所述半导体集成电路器件的特征在于具有这样的单元，当从在上述第1电源电压下工作的电路向在上述第2电源电压下工作的输出电路传送信号时，将信号电压振幅暂时放大到比上述第2电源电压高的第3电源电压，然后，将其转换成具有上述第2电源电压的振幅的信号。以下，简单地说明由本申请所公开的专利技术中有代表性的专利技术所取得的效果。即，具有I/O电路的半导体集成电路器件，是低成本的，可在低电压下高速工作。附图说明图1是表示本专利技术的一个实施方式的半导体集成电路器件的主体结构的框图。图2(a)、图2(b)是表示本专利技术的一个实施方式的半导体集成电路器件中、输出端的I/O电路的结构例子的图。图3是表示图2的输出端的I/O电路的工作的波形图。图4是表示在本专利技术的一个实施方式的半导体集成电路器件中使用的晶体管(MISFET)的构造的图。图5是表示图2的I/O电路的布局(layout)例子及其剖面构造的图。图6是表示图2的I/O电路的另一个布局例子及其剖面构造的图。图7(a)、图7(b)是表示本专利技术的一个实施方式的半导体集成电路器件中、输出端的I/O电路的另一个结构例子的图。图8是表示图7的主缓冲器的另一个结构例子的图。图9是表示图7的I/O电路的布局例子及其剖面构造的图。图10(a)、图10(b)是表示本专利技术的一个实施方式的半导体集成电路器件中、电源接线构造的一个例子的框图。图11是表示本专利技术的一个实施方式的半导体集成电路器件中、封装(package)上的电源接线构造的一个例子的框图。图12是表示将本专利技术应用于具有多个I/O电源的半导体集成电路器件时的结构例的框图。图13是表示将本专利技术应用于具有多个I/O电源的半导体集成电路器件时的另一个结构例子的框图。图14是表示图13的本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，具有在第１电源电压下工作的电路、和在比上述第１电源电压高的第２电源电压下工作的输出电路，所述半导体集成电路器件的特征在于：具有转换电路，当从在上述第１电源电压下工作的电路向在上述第２电源电压下工作的输出电路传 送信号时，将信号电压振幅暂时放大到比上述第２电源电压高的第３电源电压，然后，将其转换成具有上述第２电源电压的振幅的信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：菅野雄介，田中一雄，丰岛俊辅，户羽健夫，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]