具有加长维持时间边限的扫描触发器电路制造技术

本发明专利技术公开一种具有延长维持时间边限的扫描触发器电路。该扫描触发器电路至少包括传感放大器与锁存器，其中，该锁存器具有产生电路，用以接收该传感放大器输出的第一信号与第二信号进而产生输出信号，而储存电路接收该输出信号与该第二信号用以在该第一信号与该第二信号均不运行时维持该产生电路的该输出信号。

【技术实现步骤摘要】

本专利技术涉及一种触发器(Flip-Flop)电路，特别涉及一种具有加长维持时间边限(Hold Time Margin)的扫描触发器电路。
技术介绍
请参照图1，其所示为公知D型主从式触发器(Master-Slave Flip-Flop)电路图。此D型主从式触发器包括主锁存器(Master Latch)10与从锁存器(Slave Latch)20。主锁存器10包含n型晶体管(Mn1、Mn2、Mn3)、P型晶体管(Mp1、Mp2、Mp3)、与非门(Not Gate)12。其中，n型晶体管(Mn1)与P型晶体管(Mp1)连接成为传输门(Transmission Gate)14，传输门14的输入端为D型主从式触发器的输入端(D)，频率信号与互补(Complement)的频率信号(CLK、CLKb)分别连接至n型晶体管(Mn1)与P型晶体管(Mp1)的栅极。再者，P型晶体管(Mp3)源极连接至电压源(Vdd)，P型晶体管(Mp3)漏极连接至P型晶体管(Mp2)源极，P型晶体管(Mp2)漏极连接至n型晶体管(Mn2)漏极，n型晶体管(Mn2)源极连接至n型晶体管(Mn3)漏极，n型晶体管(Mn3)源极连接至接地端(Gnd)，且P型晶体管(Mp3)栅极连接至n型晶体管(Mn3)栅极，而频率信号与互补的频率信号(CLK、CLKb)分别连接至p型晶体管(Mp2)与n型晶体管(Mn2)的栅极。而传输门14的输出端与非门12输入端连接至P型晶体管(Mp2)漏极，非门12输出端连接至P型晶体管(Mp3)栅极且为主锁存器10的输出端。从锁存器20包含n型晶体管(Mn4、Mn5、Mn6)、P型晶体管(Mp4、Mp5、Mp6)、与非门22。其中，n型晶体管(Mn4)与P型晶体管(Mp4)连接成为传输门24，传输门24的输入端连接至主锁存器10的输出端，频率信号与互补的频率信号(CLK、CLKb)分别连接至p型晶体管(Mp4)与n型晶体管(Mn4)的栅极。再者，p型晶体管(Mp6)源极连接至电压源(Vdd)，P型晶体管(Mp6)漏极连接至P型晶体管(Mp5)源极，P型晶体管(Mp5)漏极连接至n型晶体管(Mn5)漏极，n型晶体管(Mn5)源极连接至n型晶体管(Mn6)漏极，n型晶体管(Mn6)源极连接至接地端(Gnd)，且P型晶体管(Mp6)栅极连接至n型晶体管(Mn6)栅极，而频率信号与互补的频率信号(CLK、CLKb)分别连接至n型晶体管(Mn5)与p型晶体管(Mp5)的栅极。而传输门24的输出端与非门22输入端连接至P型晶体管(Mp5)漏极，非门22输出端连接至P型晶体管(Mp6)栅极且为D型主从式触发器的输出端(Q)。由图1所示的D型主从触发器可知，当频率信号为高电平时主锁存器10运行而从锁存器20不运行。反之，当频率信号为低电平时，主锁存器10不运行而从锁存器20运行。也就是说，当D型主从式触发器的输入端为高电平且频率信号为高电平时，主锁存器10运行并输出低电平，当频率信号经过1/2周期后转换为低电平时，由于主锁存器10中的p型晶体管(Mp2、Mp3)开启，使得主锁存器10输出端锁(Latch)在低电平。同时，由于从锁存器20运行，使得从锁存器20输出高电平，当频率信号再次经过1/2周期后转换为高电平时，从锁存器20中的n型晶体管(Mn5、Mp6)开启，使得从锁存器20输出端锁在高电平，也就是D型主从式触发器输出高电平。同理，当D型主从式触发器的输入端为低电平时，必须经过1/2频率周期之后，D型主从式触发器才可输出低电平。图1的D型主从触发器具有小面积且坚固(Robust)的优点，但是主要的缺陷即是无法高速操作。请参照图2，其所示为公知另一D型主从式触发器电路图。此D型主从式触发器包括主锁存器(Master Latch)30与从锁存器(Slave Latch)40。主锁存器30又称为传感放大器(Sense Amplifier)，从锁存器40又称为SR锁存器(SR Latch)。主锁存器30包含n型晶体管(Mn7、Mn8、Mn9、Mn10、Mn11、Mn12)、p型晶体管(MP7、Mp8、Mp9、Mp10)。其中，p型晶体管(Mp7)栅极连接至频率信号(CLK)，p型晶体管(Mp7)与p型晶体管(Mp8)源极连接至电压源(Vdd)而漏极相互连接且成为主锁存器30的设定端(Sb)；n型晶体管(Mn7)栅极连接至n型晶体管(Mn8)漏极以及p型晶体管(Mp8)栅极，n型晶体管(Mn7)漏极连接至p型晶体管(Mp8)漏极；n型晶体管(Mn9)漏极连接至n型晶体管(Mn7)源极，n型晶体管(Mn9)栅极为D型主从式触发器的输入端(D)；n型晶体管(Mn11)漏极连接至n型晶体管(Mn9)源极，n型晶体管(Mn11)栅极连接至频率信号(CLK)，n型晶体管(Mn11)源极连接至接地端(Gnd)。而p型晶体管(Mp10)栅极连接至频率信号(CLK)，p型晶体管(Mp9)与p型晶体管(Mp10)源极连接至电压源(Vdd)而漏极相互连接且成为主锁存器30的重置端(Rb)；n型晶体管(Mn8)栅极连接至n型晶体管(Mn7)漏极以及p型晶体管(Mp9)栅极，n型晶体管(Mn8)漏极连接至p型晶体管(Mp9)漏极；n型晶体管(Mn10)漏极连接至n型晶体管(Mn8)源极，n型晶体管(Mn10)栅极为D型主从式触发器的互补输入端(Db)，n型晶体管(Mn10)源极连接至n型晶体管(Mn11)漏极；n型晶体管(Mn12)栅极连接至电压源(Vdd)，n型晶体管(Mn12)源极与漏极分别连接至n型晶体管(Mn9)与n型晶体管(Mn10)的漏极。从锁存器40包含一对交互连接(Cross-Coupled)的与非门(Nand Gate)42、44。与非门42的输入端连接至主锁存器30的设定端(Sb)，与非门44的输入端连接至主锁存器30的重置端(Rb)。从锁存器40的与非门42、44的输出端即为D型主从式触发器的Q输出端以及Qb输出端。当设定端(Sb)为高电平且重置端(Rb)为低电平时，Q端输出低电平以及Qb端输出高电平；当设定端(Sb)为低电平且重置端(Rb)为高电平时，Q端输出高电平以及Qb端输出低电平；当设定端(Sb)与重置端(Rb)为高电平时，Q端与Qb端输出电平维持不变；再者，设定端(Sb)与重置端(Rb)不允许同时为低电平。当频率信号(CLK)为高电平且D型主从式触发器的输入端(D)输入高电平时，主锁存器30中的n型晶体管(Mn7、Mn9、Mn11、Mn12)开启(On)，n型晶体管(Mn8、Mn10)关闭(Off)，p型晶体管(Mp9)开启，p型晶体管(Mp7、Mp8、Mp10)关闭，因此设定端(Sb)为低电平而重置端(Rb)为高电平使得Q端输出高电平以及Qb端输出低电平。再者，当频率信号(CLK)为高电平且D型主从式触发器的输入端(D)输入低电平时，主锁存器30中的n型晶体管(Mn8、Mn10、Mn11、Mn12)开启，n型晶体管(Mn7、Mn9)关闭，p型晶体管(Mp8)开启，p型晶体管(Mp7、Mp9、Mp10)关闭，因此设定端(Sb)为高电平而重置端(Rb)为低电平使得Q端输出低电平以及Qb端输出高电平。再者，当频率信本文档来自技高网...

【技术保护点】
一种扫描触发器电路，包括：多任务器以及触发器，该多任务器具有选择端、第一输入端与第二输入端，该多任务器可根据该选择端输入的选择信号进而将该第一输入端或者该第二输入端的信号由该多任务器的输出端传递至该触发器的输入端；其中，该多任务器包括：数据传输电路，该数据传输电路包括依序串接于电压源与接地端的至少２个ｐ型晶体管与至少２个ｎ型晶体管，而ｐ型晶体管与ｎ型晶体管连接点为该数据传输电路的输出端，一对ｐ型晶体管与ｎ型晶体管的栅极连接至该第一输入端，而另一对ｐ型晶体管与ｎ型晶体管的栅极分别接收该选择信号与互补的该选择信号，当该选择信号为第一电平时，该数据传输电路的输出端可传递相对于该第一输入端的信号至该多任务器的输出端；以及测试传输电路，该测试传输电路包括依序串接于电压源与接地端的至少２个ｐ型晶体管与至少２＋Ｎ个ｎ型晶体管，而ｐ型晶体管与ｎ型晶体管连接点为该测试传输电路的输出端，一对ｎ型晶体管与ｐ型晶体管的栅极分别接收该选择信号与互补的该选择信号连，当该选择信号为第二电平时，该测试传输电路的输出端可传递相对于该第二输入端的信号至该多任务器的输出端，而Ｎ大于等于１。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴政晃，陈省华，
申请(专利权)人：智原科技股份有限公司，
类型：发明
国别省市：71[]