施密特触发器制造技术

本发明专利技术的施密特触发器，包括：第一晶体管至第六晶体管、输入端、输出端，还包括第七晶体管，第七晶体管串联于第五晶体管和第一节点之间或者串联于第六晶体管与第二节点之间，第七晶体管的栅极连接输出端，第七晶体管的源极和漏极相连。本发明专利技术中，第七晶体管作为正反馈电容器，在高频下通过电容耦合使输出端电压随第一节点电压的上升而更快上升，使得第二晶体管更早的导通，从而使得输出端信号更快翻转。或者，在高频下通过电容耦合使输出端电压随第二节点电压的下降更快下降，使得第三晶体管更早的导通，从而使得输出端信号更快翻转。针对由高阈值电压器件组成的施密特触发电路，本发明专利技术在低第一电位端下且输入端信号不满幅时，改善电压输出特性。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路设计
，尤其涉及一种低电压应用下带正反馈的施密特触发器。
技术介绍
施密特触发器，是具有滞后特性的反相器，在数字电路中将用它作抗噪整形电路。施密特触发器的电路结构参考图1所示，包括晶体管M1、M2、M3、M4、M5和M6，当输入端IN为低电平时，晶体管M1、M2导通，M3、M4、M5和M6截止，输出端OUT输出高电平。当输入端IN为高电平时，晶体管M1、M2、M5和M6截止，M3、M4导通，输出端OUT输出低电平。并且，当输入端IN由低电平逐渐上升到高电平过程中，电压上升到M4的阈值电压时，M4导通，由于输出端仍为高电平，M6仍导通，M4、M6串联分压随输入端IN电压升高而降低，输入端IN电压上升到和第二节点N2电压的差值大于等于M3的阈值电压时，M3导通，从而使得输出端OUT翻转为低电平。同样的，当输入端IN由高电平逐渐下降到低电平过程中，输入端IN电压下降到VDDIO与M1的阈值电压的差值时，M1导通，由于输出端仍为低电平，M5导通，M1、M5串联分压随输入端IN电压降低而升高，输入端IN电压下降到和第一节点N1电压的差值大于等于M2的阈值电压时，M2导通，使得输出端OUT翻转为高电平。对于由高阈值电压器件组成的施密特触发器，当VDDIO较低时(通常介于一倍阈值电压和两倍阈值电压之间)，并且输入端IN电压不满幅(VIL>0，VIH<VDDIO)时，尽管振幅(VIL～VIH)包含滞回窗口(Vt-,Vt+)，M1或者M4无法在高频下快速上拉或者下拉以致M2或者M3在半个周期内无法及时开启，最终使得输出逻辑失效。
技术实现思路
本专利技术的目的在于，针对由高阈值电压器件组成的施密特触发电路，提供一种带正反馈的施密特触发器，解决在低电源电压下且输入信号不满幅时，输出电压翻转延迟的问题，从而改善施密特触发器的输出特性。为解决上述技术问题，本专利技术提供一种施密特触发器，包括：第一晶体管，所述第一晶体管串联于第一电位端与第一节点之间，栅极连接输入端；第二晶体管，所述第二晶体管串联于所述第一节点与输出端之间，栅极连接所述输入端；第三晶体管，所述第三晶体管串联于所述输出端与第二节点之间，栅极连接所述输入端；第四晶体管，所述第四晶体管串联于所述第二节点与所述第二电位端之间，栅极连接所述输入端；第五晶体管，所述第五晶体管串联于所述第二电位端与所述第一节点之间，栅极连接所述输出端；第六晶体管，所述第六晶体管串联于所述第一电位端与所述第二节点之间，栅极连接所述输出端；以及第七晶体管，所述第七晶体管串联于所述第五晶体管与所述第一节点之间或者串联于所述第六晶体管与所述第二节点之间，所述第七晶体管的栅极连接所述输出端，所述第七晶体管的源极和漏极相连。可选的，还包括第八晶体管；若所述第七晶体管串联于所述第五晶体管与所述第一节点之间，则所述第八晶体管串联于所述第六晶体管与所述第二节点之间；若所述第七晶体管串联于所述第六晶体管与所述第二节点之间，则所述第八晶体管串联于所述第五晶体管与所述第一节点之间；所述第八晶体管的栅极连接所述输出端，所述第八晶体管的源极和漏极相连。可选的，所述第一晶体管、所述第二晶体管以及所述第五晶体管均为PMOS晶体管，所述第三晶体管、所述第四晶体管以及所述第六晶体管均为NMOS晶体管。可选的，若所述第七晶体管串联于所述第五晶体管与所述第一节点之间，则所述第七晶体管为PMOS晶体管，所述第七晶体管的衬底连接所述第一电位端。可选的，所述第八晶体管为NMOS晶体管，所述第八晶体管的衬底连接所述第二电位端。可选的，若所述第七晶体管串联于所述第六晶体管与所述第二节点之间，则所述第七晶体管为NMOS晶体管，所述第七晶体管的衬底连接所述第二电位端。可选的，所述第八晶体管为PMOS晶体管，所述第八晶体管的衬底连接所述第一电位端。可选的，还包括第九晶体管，所述第九晶体管串联于所述第五晶体管与所述第二电位端之间，所述第九晶体管的栅极连接第一控制信号，衬底连接所述第二电位端。可选的，所述第九晶体管为NMOS晶体管。可选的，所述第一控制信号连接高电位。可选的，还包括第十晶体管，所述第十晶体管串联于所述第六晶体管与所述第一电位端之间，所述第十晶体管的栅极连接第二控制信号，衬底连接所述第一电位端。可选的，所述第十晶体管为PMOS晶体管。可选的，所述第二控制信号连接低电位。可选的，所述第一电位端连接高电位，所述第二电位端连接地电位。本专利技术的施密特触发器，第七晶体管作为正反馈电容器，在高频下通过电容耦合使输出端电压随第一节点电压的上升而更快上升，使得第二晶体管更早的导通，从而使得输出端信号更快翻转。或者，在高频下通过电容耦合使输出端电压随第二节点电压的下降更快下降，使得第三晶体管更早的导通，从而使得输出端信号更快翻转。针对由高阈值电压器件组成的施密特触发电路，本专利技术在低第一电位端下且输入端信号不满幅时，改善电压输出特性。附图说明图1为现有技术中的施密特触发器的电路图；图2为本专利技术施密特触发器一实施例中的电路图；图3为本专利技术一实施例中施密特触发器的输入输出波形图；图4为本专利技术施密特触发器另一实施例中的电路图。具体实施方式下面将结合示意图对本专利技术的施密特触发进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。本专利技术的核心思想在于，在第一节点与第五晶体管之间连接第七晶体管，在输入端电压由高电位下降到低电位过程中，第七晶体管作为正反馈电容器，在高频下通过电容耦合使输出端电压随第一节点电压的上升而更快上升，使得第二晶体管更早的导通，从而使得输出端信号更快翻转。并且，在第二节点与第六晶体管之间还连接第八晶体管，在输入端电压由低电位上升到高电位过程中，第八晶体管作为正反馈电容器，在高频下通过电容耦合使输出端电压随第二节点电压的下降更快下降，使得第三晶体管更早的导通，从而使得输出端信号更快翻转。下文结合图2-图3对本专利技术的施密特触发的电路图进行具体说明。参考图2所示，本专利技术一实施例中的施密特触发器包括：第一晶体管M1，所述第一晶体管M1串联于第一电位端VDDIO与第一节点N1之间，第一晶体管M1为PMOS晶体管，源极连接第一电位端VDDIO，漏极连接第一节点N1，栅极连接输入端IN，衬底接第一电位端VDDIO，在本实施例中，第一电位端VDDIO为高电位，例如，1.62-5V之间的电压值；第二晶体管M2，所述第二晶体管M2串联于第一节点N1与输出端OUT之间，第二晶体管M2为PMOS晶体管，源极连接第一节点N1，漏极连接输出端OUT，栅极连接所述输入端IN，衬底接第一电位端VDDIO；第三晶体管M3，所述第三晶体管M3串联于所述输出端OUT与第二节点N2之间，第三晶体管M3为NMOS晶体管，源极连接所述第二节点N2，漏极连接所述输出端OUT，栅极连接所述输入端，衬底接第二电位端GND；第四晶体管M4，所述第四晶体管M4串联于所述第二节点N2与第二电位端GND之间，第四晶体管M4为NMOS晶体管，源极连接所述第二电位端GND，漏极连接所述第二节点N本文档来自技高网...

【技术保护点】
一种施密特触发器，其特征在于，包括：第一晶体管，所述第一晶体管串联于第一电位端与第一节点之间，栅极连接输入端；第二晶体管，所述第二晶体管串联于所述第一节点与输出端之间，栅极连接所述输入端；第三晶体管，所述第三晶体管串联于所述输出端与第二节点之间，栅极连接所述输入端；第四晶体管，所述第四晶体管串联于所述第二节点与所述第二电位端之间，栅极连接所述输入端；第五晶体管，所述第五晶体管串联于所述第二电位端与所述第一节点之间，栅极连接所述输出端；第六晶体管，所述第六晶体管串联于所述第一电位端与所述第二节点之间，栅极连接所述输出端；以及第七晶体管，所述第七晶体管串联于所述第五晶体管与所述第一节点之间或者串联于所述第六晶体管与所述第二节点之间，所述第七晶体管的栅极连接所述输出端，所述第七晶体管的源极和漏极相连。

【技术特征摘要】
1.一种施密特触发器，其特征在于，包括：第一晶体管，所述第一晶体管串联于第一电位端与第一节点之间，栅极连接输入端；第二晶体管，所述第二晶体管串联于所述第一节点与输出端之间，栅极连接所述输入端；第三晶体管，所述第三晶体管串联于所述输出端与第二节点之间，栅极连接所述输入端；第四晶体管，所述第四晶体管串联于所述第二节点与所述第二电位端之间，栅极连接所述输入端；第五晶体管，所述第五晶体管串联于所述第二电位端与所述第一节点之间，栅极连接所述输出端；第六晶体管，所述第六晶体管串联于所述第一电位端与所述第二节点之间，栅极连接所述输出端；以及第七晶体管，所述第七晶体管串联于所述第五晶体管与所述第一节点之间或者串联于所述第六晶体管与所述第二节点之间，所述第七晶体管的栅极连接所述输出端，所述第七晶体管的源极和漏极相连。2.如权利要求1所述的施密特触发器，其特征在于，还包括第八晶体管；若所述第七晶体管串联于所述第五晶体管与所述第一节点之间，则所述第八晶体管串联于所述第六晶体管与所述第二节点之间；若所述第七晶体管串联于所述第六晶体管与所述第二节点之间，则所述第八晶体管串联于所述第五晶体管与所述第一节点之间；所述第八晶体管的栅极连接所述输出端，所述第八晶体管的源极和漏极相连。3.如权利要求2所述的施密特触发器，其特征在于，所述第一晶体管、所述第二晶体管以及所述第五晶体管均为PMOS晶体管，所述第三晶体管、所述第四晶体管以及所述第六晶体管均为NMOS晶体管。4.如权利要求3所述的施密特触发器，其特征在于，若所述第七晶体管串联于所述第...

【专利技术属性】
技术研发人员：耿彦，陈捷，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31