可多重配置的触发器电路制造技术

本发明专利技术属于时序电路技术领域，具体为一种可多重配置的触发器电路。该电路由数据输入控制电路、同步复置位控制电路、时钟控制电路和触发器主体电路连接组成。并且可以根据功能的需要，配置成上升沿或者下降沿触发、同步或者异步、拥有置位端、清零端以及使能端的各类２８种Ｄ触发器电路以及锁存器电路，供用户选择。

【技术实现步骤摘要】

本专利技术属于时序电路
，具体涉及一种可配置器件中的触发器电路。
技术介绍
在电路设计中，人们经常使用触发器电路作为电路的记忆元件，配合组合逻辑来实现 时序电路的功能。而在各种类型的触发器电路中，D触发器是最简单最基本的触发器电路， 其他类型的如RS、 JK、 T等触发器都可以通过D触发器加上一些组合逻辑门来实现。而 根据具体的电路功能要求，可以选择不同类型不同功能的触发器来完成具体的时序电路。 以D触发器为例，有边沿触发器、电平触发器。边沿触发器中有上升沿触发器和下降沿触 发器；电平触发器又分为高电平触发器和低电平触发器。拥有同步复置位的触发器，拥有 输入使能端的触发器，以及拥有上述功能各种组合的触发器。总而言之，触发器电路根据 功能需要会有多种多样的电路形式。在可配置器件(如FPGA)中，可通过可配置的逻辑单元配合可配置的互连资源来实 现各种电路功能。要实现时序电路就要求在可配置的逻辑单元中也要有触发器电路，来配 置实现相关时序电路的功能。为了能实现各种时序电路，我们需要能够实现各种不同类型 的触发器电路。由于触发器的种类很多，人们无法通过一个触发器电路能配置出所有的触 发器电路。现在较为常见的方法，是设计一个能实现一定功能的触发器电路，然后通过和 逻辑单元内其他可配置的组合逻辑单元配合来形成其他类型的触发器电路。这一方法可以减小逻辑单元内触发器单元电路的复杂度，同时又能保证可配置器件能 够配置出所要求的触发器电路。但是如果逻辑单元内触发器单元电路过于简单，在通过组 合逻辑配合形成所要求的触发器单元，有会造成触发器延时特性的降低，组合逻辑的利用 率下降的缺点。如何设计逻辑单元内触发器的单元电路就成了可配置器件高效配置时序电 路的关键。D触发器是最简单最基本的触发器电路，电路具有通用性，基本上所有时序电路都可 以通过D触发器来配置完成，而且其他类型的触发器电路也可以通过D触发器配合组合 逻辑产生。我们考虑设计一个可以实现基本所有D触发器功能的电路，同时通过逻辑单元 中组合逻辑的配合来实现其他类型的触发器电路。本专利技术中的可多重配置的触发器电路， 就是通过较少的门电路就可以几乎实现所有的D触发器的电路，包括上升沿、下降沿的边 沿触发器，高低电平的锁存器，有同异步的置复位端以及输入使能端的触发器。而通过对 输入信号或是编程点的控制就能简单的配置成这些不同功能的触发器电路。
技术实现思路
本专利技术的目的在于提供一种可配置出各种不同功能的触发器电路，供用户选择。本专利技术提出的触发器电路，可通过输入的控制信号或者编程点对触发器电路进行配 置，使其能够实现各种共28类的D触发器电路以及锁存器电路的功能。具体的电路结构 以及电路功能如下描述-图1为可配置的触发器的整体框架图，图2到图5分别为整体框架图中各组成模块的 逻辑电路图。其中图2为数据输入控制电路图，是由数据输入端、控制端以及输出反馈端 组成的组合逻辑，此模块实现表3所描述的电路功能，图6为此模块的门级电路图，采用 这样的门级电路会比直接根据电路图画出的门级电路更加简单有效；图3为异步复置位控 制电路图，是由复置位信号以及同异步选择信号组成的组合逻辑，此模块实现如表4所描 述的电路功能；图4为时钟控制电路图，是由时钟信号以及边沿触发选择信号组成的组合 逻辑，实现触发边沿控制的功能。图5为触发器主体电路图，是在一个带有异步复置位端 的主从触发器的基础上，加上了触发器和锁存器输出选择电路以及输出反馈端。如图1所示，IOO就是可多重配置的触发器电路，它包括数据输入控制电路IOI、同步 复置位控制电路102、时钟控制电路103、触发器主体电路104。可多重配置的触发器电路 的端口包括数据输入端D、使能端E、时钟端CK、复位端R、置位端S、同异步选择端 DS_S、锁存器触发器选择端LF_S、时钟有效边沿选择端RF一S和数据输出端Q，如表2 所示。其中DS—S， LF—S， RF—S三个输入可以接控制端输入，也可以作为编程点输入。数据输入控制电路101的输入为D、 E、 S、 R、 DS—S和DQ，输出为Dl，其中DQ 为触发器主体电路104的输出，而D1则作为触发器主体电路104的一个输入；同异步控 制电路102的输入为S、 R和DS一S，输出为SS和SR，其中SS和SR同为触发器主体电 路104的输入；时钟控制电路103的输入为CK和RF—S，输出为C和CN，其中C和CN 同为触发器主体电路104的输入；触发器主体电路104的输入Dl、 SS、 SR、 C、 CN和 LF—S，输出为DQ和Q，其中D1、 SS、 SR、 C和CN分别来自数据输入控制电路101、 同异步控制电路102和时钟控制电路103的输出，而DQ则作为数据输入控制电路101的 一个输入。如图2所示，101为数据输入控制电路。电路输入端为D、 E、 S、 DS—S、 R禾卩DQ， 输出端为D1。电路是由三输入或非门208、两输入或门207、三输入与门206、三输入与 门205、两输入与非门204、反相器203、反相器202和反相器201组成。其中三输入或非 门208的输出端为Dl，其三个输入端分别来自三输入与门205、三输入与门206和两输入 或门207的输出；两输入或门207的输出端作为三输入或非门208的一个输入，其两个输 入端分别为DS—S和R;三输入与门206的输出端作为三输入或非门208的一个输入，其 三个输入端分别来自两输入与非门204的输出、反相器202的输出和反相器203的输出； 三输入与门205的输出端作为三输入或非门208的一个输入，其三个输入端分别来自反相 器201的输出、E和反相器204的输出；两输入与非门204的输出端作为三输入与门205 和三输入与门206的一个输入端，其两个输入端分别为S和DS—S;反相器203的输出端 为三输入与门206的一个输入，其输入端为DQ;反相器202的输出端为三输入与门206 的一个输入，其输入端为E;反相器201的输出端为三输入与门205的一个输入，其输入 端为D。但由于按照这样的逻辑电路来画门级电路的话，电路的延迟性能不十分理想，因此， 本专利技术采用的门级电路如图6所示。601、 602和603分别为P1和N1、 P2和N2以及P3 和N3组成的反相器单元，其输入分别为E、 8和08_8，输出分别为NE、 NS和NDS—S， 其功能为得到输入信号的反相信号；604为P4、 P5、 P6以及N4、 N5、 N6组成的一个三 输入或非门单元，其三个输入分别为NDS—S、 R和NS，输出为TO; 605为P7、 P8以及 N7、 N8组成了一个两输入与非门单元，其两个输入分别为DS一S和R，输出为T1; 606 为P9、 PIO、 Pll、 P12、 P13、 P14、 P15以及N9、 NIO、 Nll、 N12、 N13、 N14、 N15组 成的八输入电路单元，其八个输入分别为T0、 Tl、 E、 NE、 DQ、 D、 C和CN，输出为 PM。其电路功能与DS—S、 R和S有关，当同异步复置位信号DS—S为O时，即电路配置 成异步复置位时，根据电路604和605， TO为0, Tl为1，那么在电路606中，P9、 N9 导通，P1本文档来自技高网...

【技术保护点】
一种可多重配置的触发器电路，其特征在于它包括数据输入控制电路（１０１）、同步复置位控制电路（１０２）、时钟控制电路（１０３）、触发器主体电路（１０４）；可多重配置的触发器电路的端口包括数据输入端Ｄ、使能端Ｅ、时钟端ＣＫ、复位端Ｒ、置位端Ｓ、同异步选择端ＤＳ＿Ｓ、锁存器触发器选择端ＬＦ＿Ｓ、时钟有效边沿选择端ＲＦ＿Ｓ和数据输出端Ｑ，其中ＤＳ＿Ｓ，ＬＦ＿Ｓ，ＲＦ＿Ｓ三个输入可以接控制端输入，也可以作为编程点输入；其中：数据输入控制电路（１０１）的输入为Ｄ、Ｅ、Ｓ、Ｒ、ＤＳ＿Ｓ和ＤＱ，输出为Ｄ１，其中ＤＱ为触发器主体电路（１０４）的输出，而Ｄ１则作为触发器主体电路（１０４）的一个输入；同异步控制电路（１０２）的输入为Ｓ、Ｒ和ＤＳ＿Ｓ，输出为ＳＳ和ＳＲ，其中ＳＳ和ＳＲ同为触发器主体电路（１０４）的输入；时钟控制电路（１０３）的输入为ＣＫ和ＲＦ＿Ｓ，输出为Ｃ和ＣＮ，其中Ｃ和ＣＮ同为触发器主体电路（１０４）的输入；触发器主体电路（１０４）的输入Ｄ１、ＳＳ、ＳＲ、Ｃ、ＣＮ和ＬＦ＿Ｓ，输出为ＤＱ和Ｑ，其中Ｄ１、ＳＳ、ＳＲ、Ｃ和ＣＮ分别来自数据输入控制电路（１０１）、同异步控制电路（１０２）和时钟控制电路（１０３）的输出，而ＤＱ则作为数据输入控制电路（１０１）的一个输入。...

【技术特征摘要】

【专利技术属性】
技术研发人员：来金梅，卢海舟，王元，童家榕，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31[中国|上海]