一种基于惠普忆阻器的扫描触发器电路及其设计方法技术

本发明专利技术涉及一种基于惠普忆阻器的扫描触发器电路及其设计方法。该扫描触发器电路，包括主从触发器、二选一数据选择器、存储控制模块、回传控制模块和忆阻器；所述主从触发器分别与所述二选一数据选择器、存储控制模块、回传控制模块连接，所述存储控制模块和回传控制模块还连接至所述忆阻器；所述存储控制模块用于控制所述主从触发器的数据传输至忆阻器；所述回传控制模块用于控制所述忆阻器中的数据回传至所述主从触发器。本发明专利技术实现了在整个触发器被断电之前，通过存储控制模块，把主从触发器中保持的数据存储到忆阻器中；当触发器被重新上电，忆阻器说保存的数据可以通过回传控制电路回传至主从触发器中。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路设计领域，是一种特殊的触发器标准单元电路，适用 于集成电路扫描链技术中的低功耗设计，具体为一种基于惠普忆阻器的扫描触发器电路及 其设计方法。
技术介绍
电阻、电容及电感是电路的三大基本器件，1971年，Prof.LeonChua从理论上预 测了第四种基本器件，并被命名为忆阻器。惠普公司将两层纳米级的二氧化钛薄膜夹在两 个铂片内，其中一层掺杂有氧空位，相当于半导体，另外一层没有掺杂有氧空位，相当于绝 缘体，于2008年宣布成功制造出纳米级的忆阻器，并通过实验证明该器件具有记忆功能。 根据忆阻器特性，在将来可能可以替代现有的存储技术，关于忆阻器的研宄被大量推进。另 外，忆阻器在制备复杂度方面也比目前主流的CMOS技术简单，相应的制造成本也更低。 为方便计算机仿真，针对惠普公司的忆阻器，很多研宄提出了一种基于SPICE的 仿真模型；有人提出了一种内嵌忆阻器的触发器设计，当该触发器不支持扫描测试工作模 式。在数字集成电路可测性设计中，扫描触发器是构成扫描链关键单元，所有的测试向量都 经过移位输入到这些触发器，作为观测节点。在某些工作环境下，部分芯片处于测试工作模 式下的功耗可能会比处于正常工作模式下的芯片功耗高数倍，有可能会损坏芯片或测试设 备。本专利技术提出的基于忆阻器的扫描触发器电路，在整个触发器被断电之前，通过存储控制 模块，把主从触发器中保持的数据存储到忆阻器中。当触发器被重新上电，忆阻器说保存的 数据可以通过反馈控制电路反馈回主从触发器中。从而能够在扫描测试过程中，通过本文 所提忆阻器扫描触发器把某些电路断电，达到低功耗测试的目标。
技术实现思路
本专利技术的目的在于提供一种一种基于惠普忆阻器的扫描触发器电路及其设计方 法，该电路支持断电工作，即实现了在整个触发器被断电之前，通过存储控制模块，把主从 触发器中保持的数据存储到忆阻器中；当触发器被重新上电，忆阻器说保存的数据可以通 过回传控制电路回传至主从触发器中。 为实现上述目的，本专利技术的技术方案是：一种基于惠普忆阻器的扫描触发器电路， 包括主从触发器、二选一数据选择器、存储控制模块、回传控制模块和忆阻器；所述主从触 发器分别与所述二选一数据选择器、存储控制模块、回传控制模块连接，所述存储控制模块 和回传控制模块还连接至所述忆阻器；所述存储控制模块用于控制所述主从触发器的数据 传输至忆阻器；所述回传控制模块用于控制所述忆阻器中的数据回传至所述主从触发器。 在本专利技术一实施例中，所述主从触发器包括第一至第四传输门、第一至第四非门； 所述第一传输门的输入端作为所述主从触发器的输入端，连接至所述二选一数据选择器的 输出端，所述第一传输门的输出端经第一非门、第二非门与第三传输门的输入端连接，所述 第一传输门的输出端还经第二传输门与第三传输门的输入端连接，所述第三传输门的输出 端与第三非门的输入端、第四传输门的输入端相连接至所述回传控制模块，所述第三非门 的输出端与第四非门的输入端相连接至所述存储控制模块，并作为所述主从触发器的正相 输出端，所述第四传输门的输出端与第四非门的输出端相连接至所述存储控制模块，并作 为所述主从触发器的反相输出端。 在本专利技术一实施例中，所述第一至第四传输门的控制端均由时钟信号控制，且第 一、第三传输门与第二、第四传输门的通断状态相反。 在本专利技术一实施例中，所述存储控制模块包括第一至第四MOS管、第一至第二与 门；所述第一 MOS管的一端与第二与门的第一输入端相连接至所述主从触发器的正相输出 端，所述第一 MOS管的另一端与第三MOS管的一端相连接至所述忆阻器的一端，所述第一 MOS管的控制端与第二MOS管的控制端相连接至所述第一与门的第一输入端、第二与门的 第二输入端；所述第二MOS管的一端与第一与门的第二输入端相连接至所述主从触发器的 反相输出端，所述第二MOS管的另一端与第四MOS管的一端相连接至所述忆阻器的另一端； 所述第三MOS管的另一端接地，所述第三MOS管的控制端与所述第一与门的输出端连接；所 述第四MOS管的另一端接地，所述第四MOS管的控制端与所述第二与门的输出端连接。 在本专利技术一实施例中，所述回传控制模块包括第五至第六MOS管、电流源、第五传 输门和第五非门；所述第五MOS管与第六MOS管相连接，并作为所述回传控制模块的控制 端，所述第五MOS管的一端经电流源连接至地，所述第五MOS管的一端还经第五传输门与第 五非门的输入端连接，所述第五非门的输出端连接至所述主从触发器，所述第五MOS管的 另一端与所述忆阻器的另一端连接，并连接至所述存储控制模块；所述第六MOS管的一端 与所述忆阻器的一端相连接，并连接至所述存储控制模块，所述第六MOS管的另一端连接 至地。 本专利技术还提供了一种基于惠普忆阻器的扫描触发器电路的设计方法，包括如下步 骤， 步骤S01 :由于忆阻器具有断电记忆功能，结合忆阻器与主从触发器及二选一数据选 择器电路； 步骤S02 :设计一存储控制模块，以便于在整个扫描触发器电路断电之前，控制所述主 从触发器中的所保存的数据传输并保存至忆阻器中； 步骤S03 :设计一回传控制模块，以便于在整个扫描触发器电路重新上电时，控制所述 忆阻器中的数据回传至所述主从触发器中。 在本专利技术一实施例中，所述忆阻器为惠普忆阻器，其数学模型如下：其中，RMEM为忆阻器总电阻，V (t)为加在忆阻器两端的电压，w(t)表示掺杂区域宽度 随时间的变化，D表示掺杂区域和非掺杂区域的总长度，R0FF表示掺杂区域为0时刻的忆阻 器阻值，RON表示非掺杂区域为0时刻的忆阻器阻值，w(t)值随着外加电压或电流自动在 0和D之间变化。 在本专利技术一实施例中，所述主从触发器包括第一至第四传输门、第一至第四非门； 所述第一传输门的输入端作为所述主从触发器的输入端，连接至所述二选一数据选择器的 输出端，所述第一传输门的输出端经第一非门、第二非门与第三传输门的输入端连接，所述 第一传输门的输出端还经第二传输门与第三传输门的输入端连接，所述第三传输门的输出 端与第三非门的输入端、第四传输门的输入端相连接至所述回传控制模块，所述第三非门 的输出端与第四非门的输入端相连接至所述存储控制模块，并作为所述主从触发器的正相 输出端，所述第四传输门的输出端与第四非门的输出端相连接至所述存储控制模块，并作 为所述主从触发器的反相输出端。 在本专利技术一实施例中，所述存储控制模块包括第一至第四MOS管、第一至第二与 门；所述第一MOS管的一端与第二与门的第一输入端相连接至所述主从触发器的正相输出 端，所述第一MOS管的另一端与第三MOS管的一端相连接至所述忆阻器的一端，所述第一 MOS管的控制端与第二MOS管的控制端相连接至所述第一与门的第一输入端、第二与门的 第二输入端；所述第二MOS管的一端与第一与门的第二输入端相连接至所述主从触发器的 反相输出端，所述第二MOS管的另一端与第四MOS管的一端相连接至所述忆阻器的另一端； 所述第三MOS管的另一端接地，所述第三MOS管的控制端与所述第一与门的输出端连接；所 述第四MOS管的另一端接地，所述第四MOS管的控制端与所述第二与门的输出端连接。[00当前第1页1 2 3&本文档来自技高网...

【技术保护点】
一种基于惠普忆阻器的扫描触发器电路，其特征在于：包括主从触发器、二选一数据选择器、存储控制模块、回传控制模块和忆阻器；所述主从触发器分别与所述二选一数据选择器、存储控制模块、回传控制模块连接，所述存储控制模块和回传控制模块还连接至所述忆阻器；所述存储控制模块用于控制所述主从触发器的数据传输至忆阻器；所述回传控制模块用于控制所述忆阻器中的数据回传至所述主从触发器。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈传东，王少昊，陈群超，江浩，王仁平，
申请(专利权)人：福州大学，
类型：发明
国别省市：福建;35