提供了半导体装置和包括其的数据存储系统。所述半导体装置包括：第一衬底，包括杂质区，所述杂质区包括第一导电类型的杂质；电路器件，位于所述第一衬底上；下互连结构，电连接到所述电路器件；第二衬底，位于所述下互连结构上并且包括所述第一导电类型的半导体；栅电极，位于所述第二衬底上并且在与所述第二衬底的上表面垂直的第一方向上堆叠并彼此间隔开；沟道结构，穿过所述栅电极；以及连接结构。所述沟道结构可以垂直于所述第二衬底的所述上表面延伸。所述沟道结构可以包括沟道层。所述连接结构可以将所述第一衬底的所述杂质区连接到所述第二衬底，并且所述连接结构可以包括通路，所述通路包括第二导电类型的半导体。所述通路包括第二导电类型的半导体。所述通路包括第二导电类型的半导体。
【技术实现步骤摘要】
半导体装置和包括其的数据存储系统
[0001]相关申请的交叉引用
[0002]本申请要求于2021年1月4日在韩国知识产权局提交的韩国专利申请No.10
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2021
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0000278的优先权的权益，该韩国专利申请的公开内容通过引用整体合并于此。
[0003]本公开的示例实施例涉及半导体装置和/或包括该半导体装置的数据存储系统。
技术介绍
[0004]对可以在需要数据存储的数据存储系统中存储大容量数据的半导体装置存在需求。因此，已经研究了用于增加半导体装置的数据存储容量的措施。例如，作为增加半导体装置的数据存储容量的一种方法，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体装置。
技术实现思路
[0005]本公开的示例实施例提供了具有改善的可靠性的半导体装置。
[0006]本公开的示例实施例提供了包括具有改善的可靠性的半导体装置的数据存储系统。
[0007]根据本公开的示例实施例，一种半导体装置可以包括第一半导体结构和第二半导体结构。所述第一半导体结构可以包括第一衬底、位于所述第一衬底上的电路器件、电连接到所述电路器件的下互连结构以及连接结构。所述第一衬底可以包括杂质区，所述杂质区包括第一导电类型的杂质。所述连接结构可以包括通路，所述通路包括第二导电类型的半导体。所述第二半导体结构可以包括位于所述第一半导体结构上的第二衬底、在与所述第二衬底的上表面垂直的第一方向上堆叠并彼此间隔开的栅电极以及穿过所述栅电极的沟道结构。所述第二衬底可以包括所述第一导电类型的半导体。所述沟道结构可以垂直于所述第二衬底的所述上表面延伸。每一个所述沟道结构可以包括沟道层。所述第二半导体结构可以通过所述连接结构连接到所述第一衬底的所述杂质区。
[0008]根据本公开的示例实施例，一种半导体装置可以包括：第一衬底，所述第一衬底包括杂质区；电路器件，所述电路器件位于所述第一衬底上；下互连结构，所述下互连结构电连接到所述电路器件；第二衬底，所述第二衬底位于所述下互连结构上并且包括第一导电类型的半导体；栅电极，所述栅电极位于所述第二衬底上并且在与所述第二衬底的上表面垂直的方向上堆叠并彼此间隔开；沟道结构，所述沟道结构穿过所述栅电极并且垂直于所述第二衬底的所述上表面延伸；以及连接结构，所述连接结构将所述第一衬底的所述杂质区连接到所述第二衬底。每一个所述沟道结构可以包括沟道层。所述连接结构可以包括通路。所述通路可以包括与所述第一导电类型不同的第二导电类型的半导体。
[0009]根据本公开的示例实施例，一种数据存储系统可以包括半导体存储装置和控制器。所述半导体存储装置可以包括：第一衬底，包括杂质区；电路器件，位于所述第一衬底
上；下互连结构，电连接到所述电路器件；第二衬底，位于所述下互连结构上；栅电极，位于所述第二衬底上；沟道结构，穿过所述栅电极；连接结构，将所述第一衬底的所述杂质区连接到所述第二衬底；以及输入和输出焊盘，电连接到所述电路器件。所述第二衬底可以包括第一导电类型的半导体。所述栅电极可以在与所述第二衬底的上表面垂直的方向上堆叠并彼此间隔开。所述沟道结构可以垂直于所述第二衬底的所述上表面延伸。每一个所述沟道结构可以包括沟道层。所述连接结构可以包括通路。所述通路可以包括可以与所述第二衬底的所述半导体的所述第一导电类型不同的第二导电类型的半导体。所述控制器可以通过所述输入和输出焊盘电连接到所述半导体存储装置。所述控制器可以被配置为控制所述半导体存储装置。
附图说明
[0010]通过下面结合附图进行的详细描述，将更清楚地理解本公开的以上以及其他方面、特征和优点，在附图中：
[0011]图1是示出了根据本公开的示例实施例的半导体装置的俯视图；
[0012]图2A和图2B是示出了根据本公开的示例实施例的半导体装置的截面图；
[0013]图3是示出了根据本公开的示例实施例的半导体装置的一部分的放大图；
[0014]图4是示出了根据本公开的示例实施例的半导体装置的一部分的放大图；
[0015]图5A和图5B是示出了根据本公开的示例实施例的半导体装置的截面图和示出了半导体装置的一部分的放大图；
[0016]图6A和图6B是示出了根据本公开的示例实施例的半导体装置的截面图；
[0017]图7是示出了根据本公开的示例实施例的半导体装置的截面图；
[0018]图8是示出了根据本公开的示例实施例的半导体装置的截面图；
[0019]图9是示出了根据本公开的示例实施例的半导体装置的截面图；
[0020]图10A至图10G是示出了根据本公开的示例实施例的制造半导体装置的方法的截面图；
[0021]图11是示出了根据本公开的示例实施例的包括半导体装置的数据存储系统的视图；
[0022]图12是示出了根据本公开的示例实施例的包括半导体装置的数据存储系统的透视图；以及
[0023]图13是示出了根据本公开的示例实施例的半导体封装件的截面图。
具体实施方式
[0024]在下文中，将参照附图如下描述本公开的实施例。
[0025]图1是示出了根据示例实施例的半导体装置的俯视图。
[0026]图2A和图2B是示出了根据示例实施例的半导体装置的截面图，以分别示出沿着图1中的线I
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I'和线II
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II'截取的截面图。
[0027]图3是示出了根据示例实施例的半导体装置的一部分的放大图，以示出图2A中的区域“D”。
[0028]参照图1至图3，半导体装置100可以包括外围电路区域PERI和存储单元区域CELL，
外围电路区域PERI可以是包括第一衬底201的第一半导体结构，存储单元区域CELL可以是包括第二衬底101的第二半导体结构。存储单元区域CELL可以设置在外围电路区域PERI的上端。或者，在示例实施例中，存储单元区域CELL可以设置在外围电路区域PERI的下端。
[0029]外围电路区域PERI还可以包括连接结构GI，连接结构GI将第一衬底201连接到第二衬底101并且包括通路250。存储单元区域CELL还可以包括贯穿布线区域TR，贯穿布线区域TR包括将外围电路区域PERI电连接到存储单元区域CELL的第一贯穿通路165。连接结构GI可以设置为从存储单元区域CELL的下部延伸到外围电路区域PERI中。贯穿布线区域TR可以设置为从存储单元区域CELL延伸到外围电路区域PERI的上区域。
[0030]外围电路区域PERI可以包括第一衬底201、位于第一衬底201中的源极/漏极区205和器件隔离层210、设置在第一衬底201上的电路器件220、外围区域绝缘层290、下保护层295、第一互连结构LI以及连接结构GI。
[0031]第一衬底201可以具有在X方向和Y方向上延伸的上表面。有源区可以在第一衬底201上由器件隔离层210限定。源极/漏极区205和包括杂质的杂质区205本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，所述半导体装置包括：第一半导体结构，所述第一半导体结构包括第一衬底、位于所述第一衬底上的电路器件、电连接到所述电路器件的下互连结构以及连接结构，所述第一衬底包括杂质区，所述杂质区包括第一导电类型的杂质，所述连接结构包括通路，所述通路包括第二导电类型的半导体；以及第二半导体结构，所述第二半导体结构包括位于所述第一半导体结构上的第二衬底、在与所述第二衬底的上表面垂直的第一方向上堆叠并彼此间隔开的栅电极以及穿过所述栅电极的沟道结构，所述第二衬底包括所述第一导电类型的半导体，所述沟道结构垂直于所述第二衬底的所述上表面延伸，并且每一个所述沟道结构包括沟道层，并且所述第二半导体结构通过所述连接结构连接到所述第一衬底的所述杂质区。2.根据权利要求1所述的半导体装置，其中，所述第一导电类型是n型，并且所述第二导电类型是p型。3.根据权利要求1所述的半导体装置，其中，所述第二衬底包括第一浓度的所述第一导电类型的第一杂质，所述通路包括第二浓度的所述第二导电类型的第二杂质，并且所述第一浓度高于所述第二浓度。4.根据权利要求1所述的半导体装置，其中，所述通路包括第二浓度的所述第二导电类型的第二杂质，并且所述第二浓度在7.5
×
10
16
至2.5
×
10
17
的范围内。5.根据权利要求1所述的半导体装置，其中，所述第一半导体结构还包括覆盖所述电路器件的外围区域绝缘层，并且其中，所述通路穿过所述外围区域绝缘层，并且将所述第一衬底直接连接到所述第二衬底。6.根据权利要求5所述的半导体装置，其中，所述通路的上表面与所述第二衬底的下表面接触。7.根据权利要求1所述的半导体装置，其中，所述连接结构还包括位于所述通路下方的接地互连结构，所述接地互连结构具有与所述下互连结构对应的结构。8.根据权利要求7所述的半导体装置，其中，所述第一半导体结构包括位于所述第一衬底上的绝缘层，所述绝缘层限定通路孔，所述通路包括阻挡层和半导体层，所述阻挡层覆盖所述通路孔的底表面，所述半导体层位于所述阻挡层上，所述半导体层填充所述通路孔，并且所述半导体层具有所述第二导电类型。
9.根据权利要求7所述的半导体装置，其中，所述接地互连结构包括金属材料。10.根据权利要求1所述的半导体装置，其中，所述连接结构还包括位于所述通路上的上接触插塞。11.根据权利要求10所述的半导体装置，其中，所述上接触插塞包括具有所述第一导电类型的半导体层。12.根据权利要求10所述的半导体装置，其中，所述上接触插塞与所述第二衬底一体化，并且所述上接触插塞包括与所述第二衬底的...
【专利技术属性】
技术研发人员：崔茂林，权泰穆，金俊亨，金铉宰，禹映范，尹钟仁，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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