三维存储器件及其制作方法技术

本发明专利技术公开了三维存储器件及其制作方法，包括衬底以及存储堆叠结构。存储堆叠结构设置在衬底上，包括多个堆叠单元由下而上依序堆叠成阶梯状，其中，各堆叠单元具有阶梯斜率，任一设置于下方的堆叠单元的阶梯斜率的斜率大于任一设置于上方的堆叠单元的所述阶梯斜率。由此，可优化三维存储器件的结构完整性，进而提升其组件效能。升其组件效能。升其组件效能。

【技术实现步骤摘要】
三维存储器件及其制作方法


[0001]本专利技术涉及一种半导体装置及其制作方法，尤其是涉及一种三维存储器件及其制作方法。

技术介绍

[0002]现代电子产品中，存储器扮演着不可或缺的重要的角色。存储器除了用来存储使用者的数据，也负责存放中央处理器所执行的程式码以及运算过程中须暂时保存的信息。存储器可分为易失性存储器(volatile memory)与非易失性存储器(non
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volatile memory)。常见的易失性存储器包括动态随机存储器(dynamic random access memory，DRAM)和静态随机存储器(static random access memory，SRAM)，其数据会在断电后消失，而必须在下次供电时重新输入。非挥发性存储器包括唯读式存储器(read only memory，ROM)和闪存(flash memory)，其存储的数据即使切断电源仍然存在，因此在重新供电后可以直接读取早先存储的有效数据。
[0003]NAND闪存(NAND flash)具有体积小、功率低、写入速度快及制造成本较低等优点，是目前应用最广泛的非易失性存储器。随着半导体制造工艺的进步，NAND闪存已从平面结构转向三维(three
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dimensional，3D)立体堆叠发展，以在单位晶圆面积中获得更高的单元密度，满足更高存储容量的需求。
[0004]三维NAND存储器件通常包括形成在存储堆叠结构的一侧或多侧上的阶梯结构(staircase structure)以扇出(fan
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out)各层字线(wordline)来与互连结构(例如字线接触插塞)电连接。然而，随着存储堆叠结构的层级数量逐渐增加，相关制作工艺以及器件结构均须进一步改良，以在制作工艺简化的前提下维持良好的器件效能。

技术实现思路

[0005]本专利技术目的在于提供一种三维存储器件及其制作方法，其包括多个具有倾斜的侧壁的堆叠单元依序堆叠成一阶梯状结构，其中，各所述堆叠单元的所述侧壁的阶梯斜率系随着由上而下的堆叠顺序而逐步递减，使得填洞能力较差的绝缘层可更为完整且平坦地覆盖在各所述堆叠单元上，避免形成不连续覆盖的膜层或断层而暴露出导体层。在此设置下，可有效地改善所述导体层的侧蚀效应对于其上方设置的所述绝缘层的影响，改善所述绝缘层的结构完整性，提高所述绝缘层对于各所述导体层的保护效果，并提升所述三维存储器件组件效能。
[0006]本专利技术一实施例提供的一种三维存储器件，包括衬底以及存储堆叠结构。所述存储堆叠结构设置在所述衬底上，所述存储堆叠结构包括多个堆叠单元由下而上依序堆叠成阶梯状，其中，各所述堆叠单元具有阶梯斜率，任一设置于下方的所述堆叠单元的阶梯斜率的斜率大于任一设置于上方的所述堆叠单元的所述阶梯斜率。
[0007]本专利技术另一实施例提供的一种三维存储器件的制作方法，包括以下步骤。首先，提供衬底，接着，于所述衬底上形成存储堆叠结构。所述存储堆叠结构包括多个堆叠单元由下
而上依序堆叠成阶梯状，其中，各所述堆叠单元具有阶梯斜率，任一设置于下方的所述堆叠单元的阶梯斜率的斜率大于任一设置于上方的所述堆叠单元的所述阶梯斜率。
附图说明
[0008]所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
[0009]图1至图3所绘示为根据本专利技术一实施例之三维存储器件的结构示意图，其中：
[0010]图1为三维存储器件的俯视示意图；
[0011]图2为图1沿着切线A
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A
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的剖面示意图；以及
[0012]图3为图2的部分放大示意图。
[0013]图4所绘示为根据本专利技术另一实施例之三维存储器件的部分放大示意图。
[0014]图5所绘示为根据本专利技术另一实施例之三维存储器件的部分放大示意图。
[0015]图6至图11所绘示为根据本专利技术一实施例之三维存储器件的制作方法步骤示意图，其中：
[0016]图6为三维存储器件于进行第一蚀刻制作工艺后的俯视示意图；
[0017]图7为图6沿着切线A
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A
’
的剖面示意图；
[0018]图8为三维存储器件于进行第二蚀刻制作工艺后的俯视示意图；
[0019]图9为图8沿着切线A
‑
A
’
的剖面示意图；
[0020]图10为三维存储器件于进行修整
‑
蚀刻制作工艺的第一道蚀刻制作工艺后的剖面示意图；以及
[0021]图11为三维存储器件于进行修整
‑
蚀刻制作工艺的第二道蚀刻制作工艺后的剖面示意图。
[0022]其中，附图标记说明如下：
[0023]100
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衬底
[0024]110
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衬垫层
[0025]120
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导体层
[0026]130
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电介质层
[0027]140
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蚀刻停止层
[0028]150
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存储堆叠结构
[0029]151
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电介质层
[0030]151a
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第一电介质层
[0031]151b
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第二电介质层
[0032]152、154
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堆叠单元
[0033]153
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导体层
[0034]153a
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第一导体层
[0035]153b
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第二导体层
[0036]160
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通道结构
[0037]161
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功能层
[0038]163
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填充层
[0039]170
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绝缘层
[0040]180
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层间电介质层
[0041]181、183
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字线接触插塞
[0042]251a
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第一电介质层
[0043]251b
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第二电介质层
[0044]300
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三维存储器件
[0045]351a
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第一电介质本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储器件，其特征在于，包括：衬底；以及存储堆叠结构，设置在所述衬底上，所述存储堆叠结构包括多个堆叠单元依序堆叠成阶梯状，其中，各所述堆叠单元具有阶梯斜率，任一设置于下方的所述堆叠单元的阶梯斜率的斜率小于任一设置于上方的所述堆叠单元的所述阶梯斜率。2.根据权利要求1所述的三维存储器件，其特征在于，各所述堆叠单元还包括由下而上依序堆叠第一导体层、第一电介质层、第二导体层、以及第二电介质层，其中，所述第一导体层的侧壁具有第一斜率，所述第二导体层的侧壁具有第二斜率，各所述堆叠单元的所述阶梯斜率为所述第一斜率与所述第二斜率的平均值。3.根据权利要求2所述的三维存储器件，其特征在于，所述第二斜率小于所述第一斜率。4.根据权利要求2所述的三维存储器件，其特征在于，所述第一导体层的所述侧壁相对于所述第一电介质层的底面具有第一夹角，所述第二导体层的所述侧壁相对于所述第二电介质层的底面具有第二夹角，其中，所述第二夹角小于所述第一夹角。5.根据权利要求2所述的三维存储器件，其特征在于，所述第一导体层与所述第二导体层包括相同的导电材质，所述第一电介质层与所述第二电介质层包括相同的电介质材质。6.根据权利要求2所述的三维存储器件，其特征在于，所述第一电介质层在垂直衬底的方向上未重叠于所述第一导体层的所述侧壁，并且，所述第二电介质层在垂直衬底的方向上未重叠于所述第二导体层的所述侧壁。7.根据权利要求2所述的三维存储器件，其特征在于，所述第一电介质层在垂直衬底的方向上部分重叠于所述第一导体层的所述侧壁，并且，所述第二电介质层在垂直衬底的方向上部分重叠于所述第二导体层的所述侧壁。8.根据权利要求2所述的三维存储器件，其特征在于，所述第一电介质层在垂直衬底的方向上完全重叠于所述第一导体层的所述侧壁，并且，所述第二电介质层在垂直衬底的方向上完全重叠于所述第二导体层的所述侧壁。9.根据权利要求2所述的三维存储器件，其特征在于，还包括：层间电介质层，覆盖在所述存储堆叠结构上；以及多个字线接触插塞，穿过所述层间电介质层，分别与各所述堆叠单元中的所述第二导体层直接接触。10.根据权利要求9所述的三维存储器件，其特征在于，还包括：绝缘层，设置在所述存储堆叠结构以及所述层间电介质层之间，所述绝缘层直接接触各所述堆叠单元的所述第一导体层的所述侧壁、所述第一电介质层的侧壁、所述第二导体层的所述侧壁、以及所述第二电介质层的侧壁。11.根据权利要求1所述的三维存储器件，其特征在于，还包括多个通道结构，设置在所述存储堆叠结构中，并贯穿所述存储堆叠结构。12.一种三维存储器件的制作方法，其特征在于，包括：提供衬底；以及于所述衬底上形成存储堆叠结构，所述存储堆叠结构包括多个堆叠单元依序堆叠成阶梯状，其中，各所述堆叠单元具有阶梯斜率，任一设...

【专利技术属性】
技术研发人员：孔果果，庄梦琦，周运帆，童宇诚，何世伟，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：