半导体器件和包括该半导体器件的数据存储系统技术方案

公开了一种半导体器件和一种数据存储系统。所述半导体器件包括：存储单元结构，位于衬底上；以及虚设单元，位于所述存储单元结构的一侧。所述存储单元结构包括：存储堆叠结构，包括交替堆叠在所述衬底上的层间绝缘层和栅电极；沟道结构，穿透所述存储堆叠结构并接触所述衬底；以及第一分隔结构，穿透所述存储堆叠结构并在第一方向上延伸，以在第二方向上将所述栅电极彼此分隔开。所述虚设结构包括：虚设堆叠结构，与所述存储堆叠结构间隔开并且包括交替堆叠的第一绝缘层和虚设栅电极；虚设沟道结构，穿透所述虚设堆叠结构；和第二分隔结构，穿透所述虚设堆叠结构，并且在所述第二方向上延伸以在所述第一方向上将所述虚设栅电极彼此分隔开。此分隔开。此分隔开。

【技术实现步骤摘要】
半导体器件和包括该半导体器件的数据存储系统
[0001]相关申请的交叉引用
[0002]本申请要求于2021年1月5日在韩国知识产权局提交的韩国专利申请No.10
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2021
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0001099的优先权的权益，其公开内容通过引用整体并入本文。


[0003]本公开涉及半导体器件和/或包括该半导体器件的数据存储系统。

技术介绍

[0004]在数据存储系统中，可能需要能够存储高容量数据的半导体器件。因此，正在研究增加半导体器件的数据存储容量的方法。例如，作为提高半导体器件的数据存储容量的方法，已经提出了包括三维地而非二维地布置的存储单元的半导体器件。

技术实现思路

[0005]一些示例实施例提供了具有改善的可靠性的半导体器件。
[0006]一些示例实施例提供了包括具有改善的可靠性的半导体器件的数据存储系统。
[0007]根据示例实施例，半导体器件可以包括：外围电路区域，所述外围电路区域包括第一衬底和位于所述第一衬底上的电路元件；和存储单元区域，所述存储单元区域位于所述外围电路区域上。所述存储单元区域可以包括：第二衬底，所述第二衬底位于所述外围电路区域上；存储堆叠结构，所述存储堆叠结构包括交替堆叠在所述第二衬底上的层间绝缘层和栅电极；沟道结构，所述沟道结构在垂直方向上穿透所述存储堆叠结构，并且每个所述沟道结构包括电连接到所述第二衬底的沟道层；第一分隔结构，所述第一分隔结构在所述垂直方向上穿透所述存储堆叠结构；虚设堆叠结构，所述虚设堆叠结构与所述存储堆叠结构的至少一侧间隔开；虚设沟道结构；以及第二分隔结构。所述第一分隔结构可以在第一方向上延伸，并且可以在第二方向上彼此间隔开。所述虚设堆叠结构可以包括在所述垂直方向上彼此间隔开地堆叠在所述第二衬底上的第一绝缘层、位于所述第一绝缘层之间的第二绝缘层和具有与所述第二绝缘层的侧表面接触的侧表面的虚设栅电极。所述虚设沟道结构可以在所述垂直方向上穿透所述虚设堆叠结构的所述第一绝缘层和所述虚设栅电极。每一个所述虚设沟道结构可以包括虚设沟道层。所述第二分隔结构可以在所述垂直方向上穿透所述虚设堆叠结构的所述第一绝缘层和所述虚设栅电极。所述第二分隔结构可以在所述第二方向上延伸，并且可以在所述第一方向上彼此间隔开。所述第一方向和所述第二方向可以平行于所述第一衬底的上表面，并且可以彼此相交。
[0008]根据示例实施例，半导体器件可以包括：衬底；存储单元结构，所述存储单元结构位于所述衬底上；以及虚设结构，所述虚设结构在所述衬底上位于所述存储单元结构的至少一侧。所述存储单元结构可以包括：存储堆叠结构，所述存储堆叠结构包括交替堆叠在所述衬底上的层间绝缘层和栅电极；沟道结构，所述沟道结构穿透所述存储堆叠结构并接触所述衬底；以及第一分隔结构，所述第一分隔结构穿透所述存储堆叠结构并在第一方向上
延伸，以在第二方向上将所述栅电极彼此分隔开。所述虚设结构可以包括：虚设堆叠结构，所述虚设堆叠结构在所述衬底上与所述存储堆叠结构间隔开；虚设沟道结构，所述虚设沟道结构穿透所述虚设堆叠结构；和第二分隔结构，所述第二分隔结构穿透所述虚设堆叠结构。所述虚设堆叠结构可以包括交替堆叠的第一绝缘层和虚设栅电极。所述第二分隔结构可以在所述第二方向上延伸以在所述第一方向上将所述虚设栅电极彼此分隔开。
[0009]根据示例实施例，数据存储系统可以包括半导体存储器件和被配置为控制所述半导体存储器件的控制器。所述半导体存储器件可以包括具有电路元件的外围电路区域、位于所述外围电路区域上的存储单元结构、在所述外围电路区域上位于所述存储单元结构的至少一侧的虚设结构以及电连接到所述电路元件的输入/输出焊盘。所述外围电路区域可以包括第一衬底。所述电路元件可以位于所述第一衬底上。所述存储单元结构可以包括存储堆叠结构，所述存储堆叠结构包括位于所述外围电路区域上的第二衬底、交替堆叠在所述第二衬底上的层间绝缘层和栅电极、穿透所述存储堆叠结构以接触所述第二衬底的沟道结构以及穿透所述存储堆叠结构的第一分隔结构。所述第一分隔结构可以在第一方向上延伸，以在第二方向上将所述栅电极彼此分隔开。所述虚设结构可以包括虚设堆叠结构和第二分隔结构。所述虚设堆叠结构可以在所述第二衬底上与所述存储堆叠结构间隔开。所述虚设堆叠结构可以包括交替堆叠的第一绝缘层和虚设栅电极、穿透所述虚设堆叠结构的虚设沟道结构和穿透所述虚设堆叠结构的第二分隔结构。所述第二分隔结构可以在所述第二方向上延伸，以在所述第一方向上将所述虚设栅电极彼此分隔开。所述控制器可以通过所述输入/输出焊盘电连接到所述半导体存储器件。
附图说明
[0010]根据以下结合附图的详细描述，将更清楚地理解本公开的以上以及其他方面、特征和优点。
[0011]图1是根据一些示例实施例的半导体器件的示意性俯视图。
[0012]图2A至图2C是根据一些示例实施例的半导体器件的示意性截面图。
[0013]图3A至图3E是根据一些示例实施例的半导体器件的被放大的局部示意性截面图。
[0014]图4A至图4D是根据一些示例实施例的半导体器件的示意性俯视图。
[0015]图5是根据一些示例实施例的半导体器件的示意性截面图。
[0016]图6A和图6B是根据一些示例实施例的半导体器件的示意性截面图。
[0017]图7是根据一些示例实施例的半导体器件的示意性截面图。
[0018]图8A至图8F是示出根据一些示例实施例的制造半导体器件的方法的截面图。
[0019]图9是根据一些示例实施例的包括半导体器件的数据存储系统的示意图。
[0020]图10是根据一些示例实施例的包括半导体器件的数据存储系统的示意性透视图。
[0021]图11是根据一些示例实施例的半导体封装件的示意性截面图。
具体实施方式
[0022]当在本说明书中结合数值使用术语“基本上”时，相关联的数值旨在包括围绕所列数值的制造或操作公差(例如，
±
10％)。此外，当结合几何形状使用词语“大体上”和“基本上”时，旨在不需要几何形状的精确度，而是形状的幅度在本公开的范围内。此外，无论数值
或形状是否被“基本上”修饰，将理解的是，这些值和形状应当被解释为包括围绕所列数值或形状的制造或操作公差(例如，
±
10％)。
[0023]诸如“至少一种(至少一个)”的表述当在要素列表(例如，A、B和C)之后时，修饰整个要素列表，而不是修饰列表的各个要素。例如，“A、B和C中的至少一种(至少一个)”、“A、B或C中的至少一种(至少一个)”、“A、B、C中的一种或者它们的组合”和“A、B、C中的一种以及它们的组合”分别可以被解释为覆盖下列组合中的任何一种：A；B；A和B；A和C；B和C；A、B和C。
[0024]在下文中，将参照附图描述一些示例实施例。
[0025]图1是根据一些示例实施例的半导体器件的示意性俯视图。
[0026]图2A是根据一些示例实施本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，所述半导体器件包括：外围电路区域，所述外围电路区域包括第一衬底和位于所述第一衬底上的电路元件；和存储单元区域，所述存储单元区域位于所述外围电路区域上，所述存储单元区域包括：第二衬底，所述第二衬底位于所述外围电路区域上，存储堆叠结构，所述存储堆叠结构包括交替堆叠在所述第二衬底上的层间绝缘层和栅电极，沟道结构，所述沟道结构在垂直方向上穿透所述存储堆叠结构，并且每个所述沟道结构包括电连接到所述第二衬底的沟道层，第一分隔结构，所述第一分隔结构在所述垂直方向上穿透所述存储堆叠结构，虚设堆叠结构，所述虚设堆叠结构与所述存储堆叠结构的至少一侧间隔开，虚设沟道结构，和第二分隔结构，所述第一分隔结构在第一方向上延伸并且在第二方向上彼此间隔开，所述虚设堆叠结构包括在所述垂直方向上彼此间隔开地堆叠在所述第二衬底上的第一绝缘层、位于所述第一绝缘层之间的第二绝缘层和具有与所述第二绝缘层的侧表面接触的侧表面的虚设栅电极，所述虚设沟道结构在所述垂直方向上穿透所述虚设堆叠结构的所述第一绝缘层和所述虚设栅电极，每一个所述虚设沟道结构包括虚设沟道层，所述第二分隔结构在所述垂直方向上穿透所述虚设堆叠结构的所述第一绝缘层和所述虚设栅电极，所述第二分隔结构在所述第二方向上延伸并且在所述第一方向上彼此间隔开，并且所述第一方向和所述第二方向平行于所述第一衬底的上表面并且彼此相交。2.根据权利要求1所述的半导体器件，其中，所述栅电极由所述第一分隔结构分隔开并且在所述第一方向上延伸，并且所述虚设栅电极由所述第二分隔结构分隔开并且在所述第二方向上延伸。3.根据权利要求2所述的半导体器件，其中，所述层间绝缘层由所述第一分隔结构分隔开并且在所述第一方向上延伸，并且所述第一绝缘层由所述第二分隔结构分隔开并且在所述第二方向上延伸。4.根据权利要求1所述的半导体器件，其中，所述存储堆叠结构包括第一阶梯结构，在所述第一阶梯结构中，所述层间绝缘层和所述栅电极在所述第一方向上形成阶梯形状，所述虚设堆叠结构包括第二阶梯结构，在所述第二阶梯结构中，所述第一绝缘层和所述第二绝缘层在所述第一方向上形成阶梯形状，并且所述第一阶梯结构和所述第二阶梯结构彼此相邻并且彼此面对。5.根据权利要求4所述的半导体器件，其中，所述存储单元区域还包括分别在所述垂直方向上延伸的接触插塞，并且
所述接触插塞通过所述第一阶梯结构连接到所述栅电极。6.根据权利要求4所述的半导体器件，其中，所述第一阶梯结构的形状不同于所述第二阶梯结构的形状。7.根据权利要求4所述的半导体器件，其中，所述虚设栅电极中的至少一部分虚设栅电极限定所述第二阶梯结构的一部分。8.根据权利要求1所述的半导体器件，其中，所述存储单元区域还包括贯通接触插塞，所述贯通接触插塞穿透所述第二衬底，并且所述贯通接触插塞在所述垂直方向上延伸并且电连接到所述外围电路区域的所述电路元件。9.根据权利要求1所述的半导体器件，其中，所述存储堆叠结构的所述栅电极包括第一栅极组和位于所述第一栅极组上的第二栅极组，并且每个所述沟道结构具有位于所述第一栅极组与所述第二栅极组之间的弯折部分。10.根据权利要求9所述的半导体器件，其中，所述虚设堆叠结构的所述虚设栅电极包括第一虚设栅极组和位于所述第一虚设栅极组上的第二虚设栅极组，并且每个所述虚设沟道结构具有位于所述第一虚设栅极组与所述第二虚设栅极组之间的弯折区域。11.根据权利要求9所述的半导体器件，其中，所述虚设堆叠结构的高度水平高于所述第一栅极组的高度水平。12.根据权利要求...

【专利技术属性】
技术研发人员：罗相虎，金益秀，任智芸，朴柄善，申善圭，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：