三维存储器件及其形成方法技术

公开了三维(3D)存储器件及其形成方法。在某些方面，堆叠结构包括交错的电介质层和导电层、在堆叠结构中延伸的沟道结构、以及布置在堆叠结构上的掺杂半导体层。掺杂半导体层覆盖堆叠结构和沟道结构的端部，沟道结构包括沟道层，且沟道层包括掺杂沟道层。且沟道层包括掺杂沟道层。且沟道层包括掺杂沟道层。

【技术实现步骤摘要】
【国外来华专利技术】三维存储器件及其形成方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年6月30日提交的中国专利申请第202110736147.7号的优先权，通过引用将其全部内容并入本文。

技术介绍

[0003]本公开涉及三维(three
‑
dimensional，3D)存储器件及其制造方法。
[0004]通过改进工艺技术、电路设计、编程算法和制造工艺将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
[0005]3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储阵列和用于控制来往于存储阵列的信号的外围器件。

技术实现思路

[0006]在一个方面，一种3D存储器件，包括：堆叠结构，包括交错的电介质层和导电层；沟道结构，在所述堆叠结构中延伸；以及掺杂半导体层，布置在所述堆叠结构上。所述掺杂半导体层覆盖所述堆叠结构和所述沟道结构的端部，所述沟道结构包括沟道层，并且所述沟道层包括掺杂沟道本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种三维(3D)存储器件，包括：堆叠结构，包括交错的电介质层和导电层；沟道结构，在所述堆叠结构中延伸；以及掺杂半导体层，布置在所述堆叠结构上，其中，所述掺杂半导体层覆盖所述堆叠结构和所述沟道结构的端部，并且所述沟道结构包括具有掺杂沟道层的沟道层。2.一种三维(3D)存储器件，包括：第一半导体结构，包括：堆叠结构，包括交错的电介质层和导电层；沟道结构，在所述堆叠结构中延伸；以及掺杂半导体层，布置在所述堆叠结构上，其中，所述掺杂半导体层覆盖所述堆叠结构和所述沟道结构的端部，并且所述沟道结构包括具有掺杂沟道层的沟道层；以及第二半导体结构，键合到所述第一半导体结构。3.如权利要求1或2所述的3D存储器件，其中，所述掺杂沟道层的端部在所述掺杂半导体层中延伸。4.如权利要求1
‑
3中任一项所述的3D存储器件，其中，所述掺杂沟道层的掺杂浓度和所述掺杂半导体层的掺杂浓度相同。5.如权利要求1
‑
4中任一项所述的3D存储器件，其中，所述掺杂沟道层的掺杂浓度和所述掺杂半导体层的掺杂浓度均在10
13
cm
‑3和10
23
cm
‑3之间。6.如权利要求1
‑
5中任一项所述的3D存储器件，其中，所述掺杂沟道层包括至少两个不同掺杂浓度的部分。7.如权利要求6所述的3D存储器件，其中，所述掺杂沟道层包括第一掺杂部分和第二掺杂部分，所述第一掺杂部分的掺杂浓度高于所述第二掺杂部分的掺杂浓度。8.如权利要求1
‑
7中任一项所述的3D存储器件，其中，所述掺杂沟道层从所述沟道结构的所述端部延伸到与所述交错导电层的第一最上导电层、所述交错导电层的第二最上导电层或所述交错导电层的第三最上导电层的位置横向对应的位置。9.如权利要求1
‑
8中任一项所述的3D存储器件，其中，在所述堆叠结构中延伸的所述沟道结构还包括储存膜，所述储存膜至少部分地围绕所述沟道层，并且所述储存膜包括由内向外径向布置的隧穿层、储存层和阻挡层。10.如权利要求1
‑
9中任一项所述的3D存储器件，还包括：第一接触部；以及所述掺杂半导体层中的第二接触部，其中，所述第一接触部与外围接触部的端部接触，并且所述第二接触部电连接到所述沟道层。11.如权利要求2
‑
10...

【专利技术属性】
技术研发人员：张坤，刘磊，杨涛，吴林春，周文犀，夏志良，霍宗亮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：