放大电路用偏置电路制造技术

本发明专利技术的课题是提供谋求了在宽频带中增益充分高的放大工作与在低的电源电压下的放大工作的兼顾的放大电路用偏置电路。在放大电路１０中依次串联连接了接地点、ＭＯＳ晶体管ＮＮ１０、ＭＯＳ晶体管ＮＮ１１、电阻性负载ＲＡ１０和电源电压ＶＤＤ，偏置电路１２对放大电路１０供给偏置电压。对ＭＯＳ晶体管ＮＮ１０的栅供给偏置电压ＶＲ１，对ＭＯＳ晶体管ＮＮ１１的栅供给第２偏置电压ＶＲ２。偏置电路１２包含以二极管方式连接了栅与漏的ＭＯＳ晶体管ＮＢ１０，ＭＯＳ晶体管ＮＢ１０的漏供给放大电路１０的第１偏置电压ＶＲ１。偏置电路１２包含依次串联连接的ＭＯＳ晶体管ＮＢ１１、ＭＯＳ晶体管ＮＢ１２和电阻性负载ＲＢ１０。将电阻性负载ＲＢ１０连接到电源电压ＶＤＤ上，将ＭＯＳ晶体管ＮＢ１１的栅连接到ＭＯＳ晶体管ＮＢ１０的漏上，以二极管方式连接ＭＯＳ晶体管ＮＢ１２的栅与漏，从栅供给第２偏置电压ＶＲ２。

【技术实现步骤摘要】

本专利技术涉及对高频放大电路供给偏置电压用的偏置电路，本电路也可应用于被称为UWB(超宽频带)用的要求大于等于500MHz的宽频带工作的放大电路用偏置电路，可进行低电压低功耗工作。
技术介绍
作为在窄频带使用的高频放大电路的以前的例子，例如有在非专利文献1中示出的例子。在非专利文献1的p.164～166中示出了改善高频特性用的栅-阴型放大电路的例子，在p.288～292中示出了例示元件常数的放大电路的例子。此外，作为在宽频带使用的高频放大电路的以前的例子，例如有在非专利文献2中示出的例子。关于作为表示高频放大电路的频率选择性的指标的品质系数，例如有在非专利文献2中示出的品质系数。非专利文献1Thomas H.Lee著，「The Design of CMOSRadio-Frequency Integrator Circuits」，CAMBRIDGE UniversityPress，1998，p.164-166，p.288～29非专利文献2P.R.グレイ/R.G.メイヤ-著，「超LSI用的模拟集成电路设计技术(下卷)」，第11册，培风馆，2000年10月20日，p.286～289非专利文献3川上正光著，「基础电路I线性稳定编(1)」，p.72-79上述的放大电路存在以下叙述的课题。非专利文献1的电路很明显是用于窄频带工作的电路，难以得到UWB要求的大于等于500MHz的宽频带。为了得到宽频带的工作，在非专利文献2中公开了的电路是必要的。但是，该电路存在若降低电源电压则不能得到稳定的放大工作的问题。即，在以前的电路结构中，难以谋求在宽频带中增益充分高的放大工作与在低的电源电压下的放大工作的兼顾。
技术实现思路
本专利技术的目的在于是为了解决这样的现有技术的缺点，提供谋求了在宽频带中增益充分高的放大工作与在低的电源电压下的放大工作的兼顾的放大电路用偏置电路。为了解决上述的课题，本专利技术是一种对依次串联连接了接地点、第1晶体管、第2晶体管、第1电阻性负载和第1电源电压的放大电路供给偏置电压的放大电路用偏置电路，对放大电路的第1晶体管的栅或基极供给第1偏置电压，对放大电路的第2晶体管的栅或基极供给第2偏置电压，偏置电路包含以二极管方式连接了栅与漏或集电极与基极的第3晶体管，第3晶体管的漏或集电极供给放大电路的第1偏置电压，偏置电路还包含依次串联连接的第4晶体管、第5晶体管和第2电阻性负载，将第2电阻性负载连接到第2电源电压上，将第4晶体管的栅或基极连接到第3晶体管的漏或集电极上，以二极管方式连接第5晶体管的栅与漏或基极与集电极，从栅或集电极供给第2偏置电压。此时，使第1～第5晶体管全部为MOS晶体管(金属氧化膜半导体场效应晶体管)，最好使特性一致。此外，可将放大电路定为单端型的。再有，较为理想的是，在将第2电阻性负载的电阻值定为Rb、将流过的直流电流值定为Ib、将第1电阻性负载的电阻值定为Ra、将流过的直流电流值定为k×Ib时，Ra实质上与Rb×(1/k)相等，或大于等于Rb×(1/k)。为了解决上述的课题，本专利技术也可以是一种对依次串联连接了接地点、第1晶体管、一对第2晶体管、一对第1电阻性负载和第1电源电压的放大电路供给偏置电压的差动型放大电路用偏置电路，第2晶体管的一方与第1电阻性负载的一方串联连接，第2晶体管的另一方与第1电阻性负载的另一方串联连接，将一对第2晶体管的源或发射极连接到第1晶体管上，对第1晶体管的栅或基极供给第1偏置电压，对一对第2晶体管的各自的栅或基极供给第2偏置电压，偏置电路包含以二极管方式连接了栅与漏或集电极与基极的第3晶体管，第3晶体管的漏或集电极供给差动型放大电路的第1偏置电压，偏置电路还包含依次串联连接的第4晶体管、第5晶体管和第2电阻性负载，将第2电阻性负载连接到第2电源电压上，将第4晶体管的栅或基极连接到第3晶体管的漏或集电极上，以二极管方式连接第5晶体管的栅与漏或基极与集电极，从漏或集电极供给第2偏置电压。附图说明图1是本专利技术的第1实施例的放大电路和偏置电路的框图。图2是第1比较例的放大电路和偏置电路的框图。图3是第2比较例的放大电路和偏置电路的框图。图4是本专利技术的第2实施例的放大电路和偏置电路的框图。具体实施例方式其次，参照附图，详细地说明本专利技术的放大电路用偏置电路的实施例。在本专利技术的实施例的说明之前，用图2说明窄频带的放大电路和放大电路用偏置电路作为第1比较例，用图3说明宽频带的放大电路和放大电路用偏置电路作为第2比较例。第2比较例是宽频带放大电路，但与本专利技术比较，在降低了电源电压时，难以进行稳定的放大工作。图2是可在第1比较例的窄频带中使用的栅-阴型的高频放大电路，由放大电路20和偏置电路22构成。放大电路20包含例如源接地了的NMOS(N沟道型MOS)晶体管NN10和以栅-阴方式连接到该NMOS晶体管NN10上的NMOS晶体管NN11。NMOS晶体管NN10的栅经不通过直流分量的电容器C10连接到放大电路20的输入端子IN上。栅进而连接到阻抗元件Z10的一端上。阻抗元件Z10的另一端经电容器C11接地，同时经电阻Ra1连接到偏置电压输入端子VR21上。NMOS晶体管NN10的漏连接到NMOS晶体管NN11的源上，NMOS晶体管NN11的漏连接到放大电路20的输出端子OUT和电感器LD的一端上。电感器LD的另一端连接到供给电源电压用的电源电压端子VDD上。再有，NMOS晶体管NN11的栅与电源电压端子VDD连接以下假定也将对电源电压端子VDD供给的电源电压称为VDD。偏置电路22例如包含NMOS晶体管NB10和电流源IB。NMOS晶体管NB10的源接地，栅和漏连接到偏置电压输出端子VBR21上，偏置电压输出端子VBR21经电流源IB连接到电源电压端子VDD上。偏置电路22的偏置电压输出端子VBR21连接到放大电路20的偏置电压输入端子VR21上。上述阻抗元件Z10是为了与前级的电路的输出阻抗取得匹配用的元件，一般使用几十～几百欧姆的电阻。阻抗元件Z10也可包含电感器。电容器C11，选择在电路的工作频带中具有成为充分低的阻抗那样的大的电容值、例如几皮法拉的电容器。电阻Ra1，选择具有成为高阻抗那样的大的值、例如几千欧姆的电阻。其次，叙述这些电路的偏置。电路放大供给到输入端子IN的电压信号的交流分量，从输出端子OUT输出被放大了的电压信号。上述电感器LD起到放大电路20的负载的作用。为了得到适当的增益，必须将NMOS晶体管NN10和NMOS晶体管NN11都偏置成在饱和区域中工作。最初，说明NMOS晶体管NN10的工作。对NMOS晶体管NN10的栅施加的电压的直流分量与偏置电压输入端子VR21的电压相等。在偏置电路22中，利用连接了栅与漏的NMOS晶体管NB10生成偏置电压输入端子VR21的电压。在此，如果将NMOS晶体管NB10的栅宽定为WB10、将流过的电流定为Ib、将NMOS晶体管NN10的栅宽定为WN10、将流过的电流定为Id，将各晶体管的栅长L定为相同，则有下述的(1)式WN10/WB10＝Id/Ib (1)在对电源电压端子VDD供给的电压充分地高时，可使NMOS晶体管NN10的漏电压VD1与NMOS晶体管NB10的漏电压相等，NMOS晶体管NN10就在饱和本文档来自技高网...

【技术保护点】
一种放大电路用偏置电路，对依次串联连接了接地点、第１晶体管、第２晶体管、第１电阻性负载和第１电源电压的放大电路供给偏置电压，其特征在于：对该放大电路的上述第１晶体管的栅或基极供给第１偏置电压，对该放大电路的上述第２晶体管的栅或基极供给第２偏置电压，该偏置电路包含以二极管方式连接了栅与漏或集电极与基极的第３晶体管，该第３晶体管的漏或集电极供给上述放大电路的第１偏置电压，该偏置电路还包含依次串联连接的第４晶体管、第５晶体管和第２电阻性负载，将第２电阻性负载连接到第２电源电压上，将上述第４晶体管的栅或基极连接到上述第３晶体管的漏或集电极上，以二极管方式连接第５晶体管的栅与漏或基极与集电极，从该栅或集电极供给上述第２偏置电压。

【技术特征摘要】
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【专利技术属性】
技术研发人员：田野井聪，
申请(专利权)人：冲电气工业株式会社，
类型：发明
国别省市：JP[日本]