【技术实现步骤摘要】
半导体结构
[0001]本专利技术涉及半导体
，特别是涉及一种包括虚设结构的半导体结 构。
技术介绍
[0002]集成电路元件中通常会设置虚设结构，可提高制作工艺余裕和减少制作 工艺变异，以获得较一致的制造结果。然而，若虚设结构设计不良，可能导 致集成电路元件漏电而影响到元件效能。
技术实现思路
[0003]本专利技术目的在于提供一种半导体结构，包括虚设结构沿着不同导电型的 阱区的接面(junction)处设置。在一实施例中，所述虚设结构可以包括导电区 (例如金属硅化物)，以及与该导电区所在的阱区具有相同导电型的掺杂区。 通过掺杂区可提高导电区的自由载流子(例如空穴)注入到阱区的势垒 (barrier)，可减少穿阱区漏电流(through well leakage)。在另一实施例中，所 述虚设结构也可包括一虚设扩散区以及一虚设部完全覆盖住虚设扩散区，从 而避免虚设扩散区形成导电区(例如金属硅化物)，同样可减少穿阱区漏电流。
[0004]根据本专利技术一实施例的半导体结构，包括一基底，一第一阱区及一第二 阱区设置在该基底中，其中该第一阱区具有一第一导电型，该第二阱区具有 一第二导电型，该第一导电型和该第二导电型为互补。多个第一虚设结构设 置在该第一阱区中并沿着该第一阱区及该第二阱区之间的一接面区排列，其 中该多个第一虚设结构分别包括一第一导电区以及一第一掺杂区，且该第一 掺杂区位于该第一导电区及该第一阱区之间。
[0005]根据本专利技术另一实施例的半导体结构，包括一基底，一第一阱...
【技术保护点】
【技术特征摘要】
1.一种半导体结构，其特征在于，包括:基底；第一阱区及第二阱区，设置在该基底中，其中该第一阱区具有第一导电型，该第二阱区具有第二导电型，该第一导电型和该第二导电型为互补；以及多个第一虚设结构，设置在该第一阱区中并沿着该第一阱区及该第二阱区之间的接面区排列，其中该多个第一虚设结构分别包括第一导电区以及第一掺杂区，且该第一掺杂区位于该第一导电区及该第一阱区之间。2.如权利要求1所述的半导体结构，另包括多个第二虚设结构，设置在该第一阱区中，其中该多个第二虚设结构分别包括第二导电区，且该第二导电区与该第一阱区直接接触，该第一虚设结构排列在该第二虚设结构及该第二阱区之间。3.如权利要求1所述的半导体结构，其中该第一导电区为包括金属硅化物。4.如权利要求1所述的半导体结构，另包括:第三阱区，设置在该第二阱区中，该第三阱区具有该第一导电型；以及多个第三虚设结构，设置在该第二阱区中并且围绕着该第三阱区，其中该多个第三虚设结构分别包括第三导电区以及第三掺杂区，且该第三掺杂区位于该第三导电区及该第二阱区之间。5.如权利要求4所述的半导体结构，另包括:第一隔离区，设置在该多个第一虚设结构及该多个第三虚设结构之间，并且重叠该第一阱区及该第二阱区之间的该接面区。6.如权利要求5所述的半导体结构，其中该多个第一虚设结构及该多个第三虚设结构之间包括第一距离，其中该第一距离介于1.39um至3.5um之间。7.如权利要求4所述的半导体结构，另包括:多个第四虚设结构，设置在该第三阱区中，其中该多个第四虚设结构分别包括第四导电区，且该第四导电区与该第三阱区直接接触。8.如权利要求7所述的半导体结构，另包括:第二隔离区，设置在该多个第三虚设结构及该多个第四虚设结构之间，并且重叠该第二阱区及该第三阱区之间的接面区。9.如权利要求8所述的半导体结构，其中该多个第三虚设结构及该多个第四虚设结构之间包括第二距离，其中该第二距离介于0.98um至3.2um之间。10.如权利要求1所述的半导体结构，另包括:多个第三虚设结构，设置在该第二阱区中，其中该多个第三虚设结构分别包括第三导电区以及第三掺杂区，且该第三掺杂区位于该第三导电区及该第二阱区之间。11.如权利要求10所述的半导体结构，其中该第二阱区为深N型阱区(deep N
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wellregion)。12.如权利要求1所述的半导体结构，另包括:第四阱区，设置在该基底中，并且邻接该第一阱区，该第四阱区具有该第二导电型；多个第五虚设结构，设置在该第四阱区中，并沿着该第四阱区及该第一阱区之间的接面区排列，其中该多个第五虚设结构分别包括第五导电区以及第五掺杂区，且该第五掺杂区位于该第五导电区及该第四阱区之间；以及
多个第六虚设结构，设置在该第四阱区中，其中该多个第六虚设结构分别包括第六导电区，且该第六导电区与该第四阱区直接接触，该第五虚设结构排列在...
【专利技术属性】
技术研发人员：熊昌铂，杨庆忠，黄善禧，李文芳，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：
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