一种半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件及其制造方法。所述半导体器件包括：碳化硅衬底，所述碳化硅衬底包括第一掺杂类型的掺杂层，所述掺杂层中设置有沟槽；位于所述掺杂层中的第二掺杂类型的掺杂区，所述掺杂区包括位于所述沟槽底部的第一掺杂区；以及金属电极，其中，所述金属电极包括嵌入所述掺杂层中的所述沟槽的第一部分，所述第一部分与所述第一掺杂区欧姆接触，所述第一部分与所述沟槽的侧壁上未形成所述掺杂区的所述掺杂层肖特基接触。根据本发明专利技术的半导体器件的制造方法和半导体器件，提高电流密度，减小漏电流，提高了器件的耐压性能。提高了器件的耐压性能。提高了器件的耐压性能。

【技术实现步骤摘要】
一种半导体器件及其制造方法


[0001]本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法。

技术介绍

[0002]碳化硅是
Ⅳ‑Ⅳ
族化合物材料，具有高硬度、高化学稳定性、高热导率、宽禁带、高临界电场强度、高饱和迁移速率等特点。碳化硅功率器件大大提升半导体器件的性能，SiC JBS在工作过程中没有少数载流子储存，反向恢复快，开关损耗低。
[0003]现有的SiC JBS中将肖特基二极管(SBD)和PiN结构结合在一起，PiN结构中的P型区域形成在N型有源区内，使电极与有源区之间的肖特基接触和电极与有源区内的PiN结构之间的欧姆接触形成在同一平面内，从而使得加正向偏压时正向电流由电极穿过肖特基接触区到达N型有源区的电流密度受到限制，加反向偏压时，漏电流较大，耐压受到限制。
[0004]为了解决现有技术中的问题，本专利技术提供了一种半导体器件的制造方法。

技术实现思路

[0005]在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]为了解决现有技术中的问题，本专利技术提供了一种半导体器件，包括：
[0007]碳化硅衬底，所述碳化硅衬底包括第一掺杂类型的掺杂层，所述掺杂层中设置有沟槽；
[0008]位于所述掺杂层中的第二掺杂类型的掺杂区，所述掺杂区包括位于所述沟槽底部的第一掺杂区；以及
[0009]金属电极，其中，所述金属电极包括嵌入所述掺杂层中的所述沟槽的第一部分，所述第一部分与所述第一掺杂区欧姆接触，所述第一部分与所述沟槽的侧壁上未形成所述掺杂区的所述掺杂层肖特基接触。
[0010]示例性地，所述掺杂区还包括位于所述掺杂层表面以下的第二掺杂区，所述第二掺杂区的深度小于所述沟槽的深度，所述金属电极还包括位于所述掺杂层上方的第二部分，所述第二部分与所述第二掺杂区欧姆接触。
[0011]示例性地，所述掺杂层中设置有至少两个沟槽。
[0012]示例性地，所述沟槽包括沿着第一方向并列设置的至少两个条状沟槽，其中所述条状沟槽在与所述第一方向交叉的第二方向上从有源区的第一端延伸到与所述第一端相对应的第二端。
[0013]示例性地，所述沟槽包括位于所述条状沟槽之间的凹型沟槽。
[0014]示例性地，所述掺杂层中设置有至少两列沟槽，其中，所述至少两列沟槽中的每一列至少包括两个所述沟槽。
[0015]示例性地，所述沟槽包括环形凹型沟槽以及在所述环形凹型沟槽所环绕的所述掺
杂层中设置的凹型沟槽。
[0016]本专利技术还提供一种半导体器件的制造方法，包括：
[0017]提供碳化硅衬底，所述碳化硅衬底包括第一掺杂类型的掺杂层；
[0018]在所述掺杂层中形成沟槽；
[0019]在所述掺杂层中形成第二掺杂类型的掺杂区，其中所述掺杂区包括位于所述沟槽底部的第一掺杂区，并且所述第一掺杂区以上的至少部分所述沟槽的侧壁外侧的所述掺杂层中未形成所述掺杂区；
[0020]形成金属电极，所述金属电极至少填充所述沟槽，其中，所述金属电极与所述掺杂区形成欧姆接触，所述金属电极与所述掺杂层在所述沟槽的侧壁的至少部分上形成肖特基接触。
[0021]示例性地，在所述掺杂层中形成至少两个沟槽，在相邻两个所述沟槽之间的所述掺杂层形成突出部。
[0022]示例性地，在所述沟槽的底部形成第二掺杂类型的掺杂区的方法包括：
[0023]执行离子注入工艺，以将所述沟槽底部以下的第一深度的所述掺杂层转化为所述掺杂区。
[0024]示例性地，所述在所述沟槽的底部形成第二掺杂类型的掺杂区的步骤，还将所述突出部的表面以下的第二深度的所述掺杂层转化为所述掺杂区，所述第二深度小于所述凹型沟槽的深度。
[0025]示例性地，所述形成金属电极的方法包括：
[0026]执行沉积工艺，以形成覆盖所述碳化硅衬底并填充所述沟槽的介质层；
[0027]执行光刻工艺，以形成覆盖在所述介质层的表面的图案化的掩膜层；
[0028]以所述图案化的掩膜层为掩膜，执行刻蚀工艺，以形成孔，所述孔露出所述沟槽；
[0029]在所述孔中填充金属。
[0030]根据本专利技术的半导体器件及其制造方法，在有源区内形成沟槽，将与有源区的掺杂类型相反的掺杂区形成在有源区内的沟槽底部，使最终形成的电极通过沟槽侧壁与有源区之间形成肖特基接触。在加载正向电流时，电流通过沟槽侧壁形成肖特基接触的金属电极流入有源区，第二掺杂类型的掺杂区附近的电子浓度增加，增加了电流路径，提高了电流密度；同时，由于沟槽结构的三维设计，可以提高有源区对掺杂区的比例，进一步提高电流密度；可以通过设计，在加载反向电流时，使掺杂区对形成在沟槽之间的有源区充分耗尽，减小漏电流，提高了器件的耐压性能。
附图说明
[0031]本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。
[0032]附图中：
[0033]图1为根据本专利技术的一个实施例的一种半导体器件的结构示意图；
[0034]图2为根据本专利技术的一个实施例的一种半导体器件中在有源区中形成沟槽的半导体器件的结构示意图。
[0035]图3为根据本专利技术的一个实施例的一种半导体器件中在有源区中形成沟槽的半导
体器件的结构示意图。
[0036]图4为根据本专利技术的一个实施例的一种半导体器件中在有源区中形成沟槽的半导体器件的结构示意图。
[0037]图5为根据本专利技术的一个实施例的一种半导体器件中在有源区中形成沟槽的半导体器件的结构示意图。
[0038]图6为根据本专利技术的一个实施例的一种半导体器件中在有源区中形成沟槽的半导体器件的结构示意图。
[0039]图7A
‑
图7H为根据本专利技术的一个实施例的一种半导体器件的制造方法中形成的半导体器件的结构示意图；
[0040]图8为根据本专利技术的一个实施例的一种半导体器件的制造方法的示例性流程图。
具体实施方式
[0041]在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。
[0042]为了彻底理解本专利技术，将在下列的描述中提出详细的描述，以说明本专利技术的半导体器件的制造方法。显然，本专利技术的施行并不限于半导体领域技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。
[0043]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：碳化硅衬底，所述碳化硅衬底包括第一掺杂类型的掺杂层，所述掺杂层中设置有沟槽；位于所述掺杂层中的第二掺杂类型的掺杂区，所述掺杂区包括位于所述沟槽底部的第一掺杂区；以及金属电极，其中，所述金属电极包括嵌入所述掺杂层中的所述沟槽的第一部分，所述第一部分与所述第一掺杂区欧姆接触，所述第一部分与所述沟槽的侧壁上未形成所述掺杂区的所述掺杂层肖特基接触。2.根据权利要求1所述的半导体器件，其特征在于，所述掺杂区还包括位于所述掺杂层表面以下的第二掺杂区，所述第二掺杂区的深度小于所述沟槽的深度。3.根据权利要求1所述的半导体器件，其特征在于，所述掺杂层中设置有至少两个沟槽。4.根据权利要求3所述的半导体器件，其特征在于，所述沟槽包括沿着第一方向并列设置的至少两个条状沟槽，其中所述条状沟槽在与所述第一方向交叉的第二方向上从有源区的第一端延伸到与所述第一端相对应的第二端。5.根据权利要求4所述的半导体器件，其特征在于，所述沟槽包括位于所述条状沟槽之间的凹型沟槽。6.根据权利要求4所述的半导体器件，其特征在于，所述掺杂层中设置有至少两列沟槽，其中，所述至少两列沟槽中的每一列至少包括两个所述沟槽。7.根据权利要求4所述的半导体器件，其特...

【专利技术属性】
技术研发人员：方冬，肖魁，
申请(专利权)人：无锡华润上华科技有限公司，
类型：发明
国别省市：