一种半导体器件的外延结构及其制备方法、半导体器件技术

本发明专利技术实施例公开了一种半导体器件的外延结构及其制备方法、半导体器件，外延结构包括衬底以及位于衬底一侧的半导体层；半导体层至少包括设置于衬底一侧的缓冲层；沿源极预设区指向漏极预设区的方向，缓冲层包括相互连接的第一缓冲分部和第二缓冲分部，第一缓冲分部在衬底上的垂直投影与源极预设区在衬底上的垂直投影交叠，第二缓冲分部在衬底上的垂直投影与栅极预设区以及漏极预设区在衬底上的垂直投影交叠；缓冲层中注入有离子，第二缓冲分部中的离子注入浓度大于第一缓冲分部中的离子注入浓度。应用该外延结构的半导体器件兼具高击穿电压、低漏电以及高静电防护能力。低漏电以及高静电防护能力。低漏电以及高静电防护能力。

【技术实现步骤摘要】
一种半导体器件的外延结构及其制备方法、半导体器件


[0001]本专利技术实施例涉及半导体
，尤其涉及一种半导体器件的外延结构及其制备方法、半导体器件。

技术介绍

[0002]半导体材料氮化镓由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，已经成为目前的研究热点，例如用于制备氮化镓高电子迁移率晶体管(GaN HEMT)器件。
[0003]降低漏电和提高静电(Electro
‑
Static discharge，ESD)防护能力是GaN HEMT器件优化的重要方向。现有技术中，通常通过在外延生长过程中在缓冲层中进行掺杂或离子注入，以增大缓冲层的电阻率，进而实现更高的击穿电压和更低的漏电。然而，从提高静电防护的角度来看，需要降低栅、源之间的缓冲层的电阻率。因此，若采用上述降低漏电的方案，将会导致整个缓冲层具有相同的较高的电阻率，使得提高电阻率与提高ESD防护的目标背道而驰。
[0004]如何在实现更高击穿电压和更低漏电的同时，提高半导体器件的静电防护能力是亟待解决的问题。
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【技术保护点】

【技术特征摘要】
1.一种半导体器件的外延结构，其特征在于，包括：衬底；位于所述衬底一侧的半导体层；所述半导体层至少包括设置于所述衬底一侧的缓冲层；沿源极预设区指向漏极预设区的方向，所述缓冲层包括相互连接的第一缓冲分部和第二缓冲分部，所述第一缓冲分部在所述衬底上的垂直投影与所述源极预设区在所述衬底上的垂直投影交叠，所述第二缓冲分部在所述衬底上的垂直投影与栅极预设区以及所述漏极预设区在所述衬底上的垂直投影交叠；所述缓冲层中注入有离子，所述第二缓冲分部中的离子注入浓度大于所述第一缓冲分部中的离子注入浓度；所述栅极预设区位于所述源极预设区与所述漏极预设区之间。2.根据权利要求1所述的外延结构，其特征在于，所述第一缓冲分部中的离子注入浓度C1满足C1＝0；所述第一缓冲分部的电阻率ρ1满足0.1Ω
·
cm≤ρ1≤100Ω
·
cm；所述第二缓冲分部中的离子注入浓度C2满足1
×
10
17
cm
‑3≤C2≤5
×
10
18
cm
‑3；所述第二缓冲分部的电阻率ρ2满足105Ω
·
cm≤ρ2≤10
10
Ω
·
cm。3.根据权利要求1所述的外延结构，其特征在于，所述半导体层还包括阻挡层，所述阻挡层位于所述缓冲层远离所述衬底一侧，所述阻挡层的禁带宽度大于所述缓冲层的禁带宽度；沿所述源极预设区指向所述漏极预设区的方向，所述阻挡层包括相互连接的第一阻挡分部和第二阻挡分部，所述第一阻挡分部在所述衬底上的垂直投影与所述源极预设区在所述衬底上的垂直投影交叠，所述第二阻挡分部在所述衬底上的垂直投影与所述栅极预设区以及所述漏极预设区在所述衬底上的垂直投影交叠；所述阻挡层中注入有所述离子，所述第二阻挡分部中的离子注入浓度大于所述第一阻挡分部中的离子注入浓度。4.根据权利要求3所述的外延结构，其特征在于，所述第一阻挡分部中的离子注入浓度C3满足C3＝0；所述第一阻挡分部的电阻率ρ3满足0.1Ω
·
cm≤ρ3≤100Ω
·
cm；所述第二阻挡分部中的离子注入浓度C4满足1
×
10
15
cm
‑3≤C4≤5
×
10
16
cm
‑3；所述第二阻挡分部的电阻率ρ4满足105Ω
·
cm≤ρ4≤10
10
Ω
·
cm。5.根据权利要求1所述的外延结构，其特征在于，所述半导体层还包括成核层，所述成核层位于所述衬底和所述缓冲层之间；沿所述源极预设区指向所述漏极预设区的方向，所述成核层包括相互连接的第一成核分部和第二成核分部，所述第一成...

【专利技术属性】
技术研发人员：钱洪途，裴轶，张晖，
申请(专利权)人：苏州能讯高能半导体有限公司，
类型：发明
国别省市：