生成SAR搜索的输入延迟调整以校准多通道交替式ADC的时间相位失配的矩阵处理器制造技术

一种具有添加到每个ADC的输入采样时钟中的可变延迟的N

【技术实现步骤摘要】
生成SAR搜索的输入延迟调整以校准多通道交替式ADC的时间相位失配的矩阵处理器
[0001]相关申请
[0002]本专利技术是2021年11月18日申请的美国序列号17455471“Calibration of Timing Skews in a Multi
‑
Channel Interleaved Analog
‑
to
‑
Digital Converter(ADC)by Auto
‑
Correlation of Muxed
‑
Together Channels in Binary Output Tree”的部分延续案(CIP)。


[0003]本专利技术涉及模数转换器(ADC)，并且更特别地，涉及交替式ADC的校准。

技术介绍

[0004]模数转换器(ADC)被广泛地用于将模拟信号转换为数字值。多位ADC具有高的分辨率，并且可通过校准来提高它的精度。可通过两个ADC的交替来实现更高的采样率，其中每个ADC按采样率的一半工作。
[0005]图1示出了现有技术的交替式ADC。ADC 10和ADC 12交错，其中当时钟CLK闭合开关20时，ADC 10对模拟输入AIN进行采样，并且当反相时钟CLKB闭合开关22时，ADC 12对模拟输入AIN进行采样。当CLK为高时，在ADC 10有足够的时间来进行采样、保持AIN并将它转换为数字值时，多路复用器(MUX)18从ADC 10中选择数字输出Y1。当CLK为低时，到MUX18的数字输出DOUT为Y2。因此，ADC 10、12中的每个ADC都可按最终输出DOUT的数据速率的一半工作。
[0006]图2是模拟采样和时钟偏差的曲线图。将AIN采样到ADC 10中以便在CLK的下降沿上生成Y1[K
‑
1]和Y1[K]，而将AIN采样到ADC 12中以便在CLKB的下降沿上生成Y2[K
‑
1]和Y2[K]，其中K是样本或时间
‑
索引编号。AIN的采样时间或周期为Ts。理想情况下，在CLK中没有时钟偏差，并且所有样本间隔Ts。然而，CLK可能没有刚好是周期2*Ts的50％的脉冲宽度，从而引入采样脉冲
‑
宽度不匹配和非线性。通道Y2的采样可能相对于通道Y1的采样延迟Ts+ΔT/2，而通道Y1的采样可能相对于通道Y2的采样延迟Ts
‑
ΔT/2。理想情况下，ΔT＝0，在采样上没有不匹配。然而，实际上，ΔT是有限的。可取的是对于多于2个通道将ΔT减小到可接受的最低水平。
[0007]ADC 10、12和开关20、22可能不完全匹配，从而在这两个通道Y1、Y2中引入有限的带宽不匹配。因此，采样
‑
脉冲不匹配和ADC分量不匹配都可能导致非线性。
[0008]图3是现有技术的交替式ADC的频谱中的杂波的曲线图。采样脉冲
‑
宽度不匹配和部件间的不匹配可能引入非线性或误差，从而引起杂波302。这些杂波可能出现在Fs/N的整数倍K*Fs/N
±
F处，其中K是整数，Fs是采样频率(周期Ts＝1/Fs)，并且N是交替通道的数量。这些杂波是不被期望的，因为它们可能会限制高速ADC的动态范围，并且与模拟输入信号的幅度和频率成比例。
[0009]需要的是高度交替的ADC，它至少有3个ADC通道交替在一起，以便以更高的采样率
工作。可取的是对每个通道输入引入一个可变的、可编程的延迟，以修正由于这3个或更多个交替在一起的通道中的采样脉冲
‑
宽度、时钟和部件不匹配引起的时间相位失配。需要一种校准方法来测试这些延迟的各种值，以便对这些延迟进行编程，从而使这些通道中的偏差最小化。需要快速前景校准方法和背景校准方法来调整逐渐的温度偏差。
附图说明
[0010]图1示出了现有技术的交替式ADC。
[0011]图2是模拟采样和时钟偏差的曲线图。
[0012]图3是现有技术的交替式ADC的频谱中的杂波的曲线图。
[0013]图4是具有乘积导数相关器和矩阵处理器以用于校准可编程输入延迟的4
‑
通道交替式ADC的框图。
[0014]图5是具有二进制加权电容的SAR延迟元件的图。
[0015]图6是具有用于驱动矩阵处理器以校准可编程输入延迟的乘积导数相关器的细节的3
‑
通道交替式ADC的框图。
[0016]图7A
‑
7B是N个交替的ADC通道的前景校准的流程图。
[0017]图8是通过乘积导数相关器和矩阵处理对通道输入延迟进行校准的交替式ADC的，减少了频谱中的杂波的曲线图。
[0018]图9示出了触发交替式ADC的背景校准的后端处理器。
[0019]图10A
‑
10B示出了背景校准过程的流程图。
[0020]图11示出了用乘积导数相关器和矩阵处理器校准的，具有非二进制数量的通道的交替式ADC。
[0021]图12示出了用乘积导数相关器和矩阵处理器校准的，具有非二进制奇数数量的通道交替式ADC。
[0022]图13示出了交替式ADC的模型。
具体实施方式
[0023]本专利技术涉及交替式ADC校准中的改进。介绍以下描述是为了使得本领域技术人员能够制作和使用如在特定应用及其要求的上下文中所提供的本专利技术。对优选实施例的各种修改将对于本领域技术人员显而易见，并且在本文中定义的一般原则可应用于其它实施例。因此，不希望将本专利技术局限于示出和描述的特定实施例，而是将赋予其与本文中公开的原理和新颖特征一致的最广泛范围。
[0024]图4是具有乘积导数相关器和矩阵处理器以用于校准可编程输入延迟的4
‑
通道交替式ADC的框图。通过模拟缓冲器30缓冲模拟输入AIN，并通过开关20、22、23、24将其采样到ADC 10、12、13、14中，这些ADC 10、12、13、14分别生成数字值D1、D2、D3、D4。多路复用器(MUX)64交替地选择D1、D2、D3、D4以生成最终的数据输出DOUT。最终的MUX 64以时钟TSX4工作，时钟TSX4具有采样时钟TS1的频率的4倍。
[0025]采样时钟TS1、TS2、TS3、TS4可以是四相时钟，它们全都以相同的频率工作，但是具有0、90、180和270度的相移。采样时钟TS1、TS2、TS3、TS4延迟可变的延迟以生成时钟T1、T2、T3、T4，这些时钟T1、T2、T3、T4分别控制开关20、22、23、24，这些开关20、22、23、24将AIN采样
到ADC 10、12、13、14，这些ADC 10、12、13、14生成相位为0、90、180和270度的通道数字输出D1、D2、D3、D4。在校准过程中用存储在逐次逼近寄存器(SAR)中的数字值来对这些可变延迟进行编程，这些数字值控制二进制加权电容延迟元件的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种矩阵校准的交替式模数转换器(ADC)，包括：N个通道，其中N是至少4的整数，其中所述N个通道中的每个通道包括：用于将采样的模拟输入转换为具有代表所述采样的模拟输入的数字值的数字输出的ADC；响应于延迟的时钟，用于对模拟输入进行采样的模拟开关；在校准期间，用延迟值编程的逐次逼近寄存器(SAR)；具有由存储在所述SAR中的所述延迟值控制的可变延迟的可变延迟元件，所述可变延迟元件使输入采样时钟延迟所述可变延迟，以便对所述模拟开关生成所述延迟的时钟；用于使某个通道的所述数字输出与所述多个通道中的相邻通道的所述数字输出相互关联以生成所述通道的乘积导数因子的乘积导数相关器；以及矩阵处理器，它用于接收所述N个通道中的每个通道的所述乘积导数因子，并用于将多个所述乘积导数因子与相关矩阵相乘以生成具有所述N个通道中的N
‑
1个通道的相关符号的符号向量；其中，用延迟值对所述SAR编程，以使用逐次逼近校准流程补偿所述N个通道中的时间相位失配，所述逐次逼近校准流程检查所述符号向量中的所述相关符号以确定何时接受或拒绝某个通道的所述SAR中与所述符号向量中的所述相关符号对应的测试位。2.如权利要求1所述的矩阵校准的交替式ADC，其中，当前通道的所述乘积导数相关器包括：第一样本延迟，它将所述当前通道的所述数字输出延迟样本时钟的一个脉冲以生成第一延迟的样本；第二样本延迟，它将所述当前通道的第一相邻通道的所述数字输出延迟样本时钟的一个脉冲以生成第二延迟的样本；第三样本延迟，它将所述当前通道的第二相邻通道的所述数字输出延迟样本时钟的一个脉冲以生成第三延迟的样本；其中，所述第一相邻通道和所述第二相邻通道位于所述N个通道中；第一加法器，它从所述第二延迟的样本中减去所述第一延迟的样本以生成第一和；以及第一乘数器，它将所述第一和与所述第一延迟的样本相乘以生成第一乘积，所述第一乘积是对于某个样本所述通道的所述乘积导数因子。3.如权利要求2所述的矩阵校准的交替式ADC，其中，所述乘积导数相关器进一步包括：平均发生器，用以对所述模拟输入的M个样本中的所述第一乘积求平均，以作为平均的乘积导数因子生成所述乘积导数因子，其中M是整数。4.如权利要求3所述的矩阵校准的交替式ADC，其中，每个通道中的所述乘积导数相关器进一步包括：用于对来自所述ADC的所述数字输出进行滤波的有限脉冲响应(FIR)滤波器，其中所述数字输出是经过滤波的数字输出。5.如权利要求4所述的矩阵校准的交替式ADC，其中，N是非二进制数。6.如权利要求4所述的矩阵校准的交替式ADC，其中N是奇数。
7.如权利要求4所述的矩阵校准的交替式ADC，进一步包括：逐次逼近校准器；所述逐次逼近校准器对于所述符号向量中的每个相关符号，具有：(a)在通道的所述符号向量中具有值为1的对应相关符号时，在所述通道的所述SAR添加测试位；(b)在通道的所述符号向量中具有值为0的对应相关符号时，将测试位从所述通道的所述SAR中减去；以及，对于所述SAR中的下一个比特位置，从(a)开始重复，由此，利用所述符号向量中的所述相关符号来在所述SAR中添加或减去连续比特位置。8.如权利要求7所述的矩阵校准的交替式ADC，其中，所述逐次逼近校准器将所述多个通道中的参考通道的所述SAR设置为固定值；其中，所述逐次逼近校准器不对所述参考通道的所述SAR中的所述固定值进行调整，所述逐次逼近校准器调整所述N通道中的其余N
‑
1个通道的所述SAR。9.如权利要求4所述的矩阵校准的交替式ADC，其中来自所述ADC的所述数字输出至少为6位。10.如权利要求2所述的矩阵校准的交替式ADC，其中，所述可变延迟元件包括多个二进制加权电容，每个二进制加权电容由所述SAR中的一个位启用。11.一种用于减少交替式模数转换器(ADC)的通道中的时间相位失配的校准矩阵方法，所述方法包括：将用于设置从模拟输入到交替的ADC的可变输入延迟的所有逐次逼近寄存器(SAR)中的所有位清零，每个ADC对所述模拟输入进行采样并生成ADC数字输出；将参考通道的SAR中的位设置为中点值；其中，每个通道具有SAR、ADC和具有由所述SAR设置的可变输入延迟的输入延迟元件；(a)对于每个通道：将来自当前通道、来自前一个相邻通道和来自下一个相邻通道的所述ADC数字输出输入到乘积导数相关器，所述乘积导数相关器生成用于量化所述当前通道的所述ADC数字输出与前一个相邻通道的所述ADC数字输出和下一个相邻通道的所述ADC数字输出的相关性的采样的乘积导数因子；对所述模拟输入的多个样本中的的乘积导数因子采样结果求平均，以生成所述当前通道的乘积导数因子；将所有通道的所述乘积导数因子排列成因子矩阵；将所述因子矩阵与相关矩阵相乘，以生成具有与通道对应的符号位的符号向量；将当前比特位置设置为所述SAR中的第1级的最高有效位(MSB)位置；对于除了所述参考通道以外的所有通道：(b)当所述符号向量...

【专利技术属性】
技术研发人员：骆智峯，李志俊，
申请(专利权)人：奇力士技术有限公司，
类型：发明
国别省市：