基于最小均方算法和随机梯度法，应用于具有已校准查找表的模数转换器的残差校准方法技术

第一校准器检测电容阵列的不匹配情况，并用经过校准的权重更新查找表(LUT)，这些经过校准的权重复制到正LUT和负LUT，然后针对非线性误差通过第二校准器使用最小均方(LMS)算法进行调整。对逐次逼近寄存器(SAR)中的二进制代码进行补码，以生成具有符号位的补码。当符号位为正时，从正LUT中读取补码数据位＝1的条目并将其求和，添加第一偏移量，并将和归一化，以得到经过校正的代码。当符号位为负时，从负LUT中读取补码数据位＝0的条目并将其求和，添加第二偏移量，并将和归一化，以得到经过校正的代码。多变量随机梯度下降法生成进一步校正所述经过校正的代码的多项式系数。所述经过校正的代码的多项式系数。所述经过校正的代码的多项式系数。

【技术实现步骤摘要】
基于最小均方算法和随机梯度法，应用于具有已校准查找表的模数转换器的残差校准方法
专利技术目的
[0001]本专利技术涉及模数转换器(ADCs)，尤其涉及一种对查找表校准后ADC的全数字校准。

技术介绍

[0002]模数转换器(ADC)的精度非常重要。转换误差可能是非线性的且难以校正。
[0003]图1示出现有技术的ADC。比较器12通过比较其同相输入端(+)和反相输入端(
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)的输入电压来生成比较器输出电压VCOMP。上方一排电容14、17、18连接到同相输入端(+)，而下方一排相同的电容14、16、19连接到反相输入端(
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)。可对这些电容进行二进制加权，或者这些电容可具有其它权重。在该示例中，电容权重是最小电容的最小或单位电容值C的1、1、2、3、5、10、17和32倍。
[0004]实际制造的电路在电容14、16
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19的大小方面具有变化，由此可能会在数据转换过程中导致误差。例如，电容可能在+/
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1％之间变化。对于较小的或最低有效位(LSB)电容14，这种变化的影响相对较小，并且在最终的转换结果中产生可容忍的误差。然而，对于最高有效位(MSB)电容16
‑
19，这1％的大小变化可能会在最终结果中造成较大的线性误差。
[0005]例如，电容17的标称值为17C，但实际值可能为17.12C。尽管这0.12C的误差在1％公差内，但是0.12C是1C的LSB电容量的12％。
[0006]可利用校准来测量MSB电容16
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19的实际电容，以便补偿这些线性误差。可以假设，LSB电容14在实际应用中具有理想的权重或足够的精度。在校准过程中，逐次逼近寄存器(SAR)对LSB电容14施加一系列信号，并检查VCOMP以查看施加到LSB电容14的SAR设置是否产生高于或低于电容17的总电容量(和电压摆动)。对电容17施加参考电压VREF，而下方的17C电容16接地。对MSB电容18、19施加诸如VREF/2的共模电压VCM，以便忽略这对电容。SAR寄存器通过以下方法将每对LSB电容14驱动到0：对这对电容中的下方的电容14施加VREF并将上方的电容14接地(如果对于该试验，VCOMP为逻辑1的话)，或者对于0状态使其返回到VCM。测试SAR设置，直到找到最接近的匹配为止。可将最终的SAR设置乘以设定为1的LSB电容14的标称电容量，并进行求和，以便获得由电容17、16形成的17C的测量值。
[0007]图2A示出具有较小误差的校准流程。SAR或其它逻辑最初将所有电容14、18、19驱动到VCM，而对17C电容17施加VREF，并将17C电容16接地。由于只对17C电容17充电，所以比较器12测量到与由电容16、17形成的17C的+17.12C值成比例的差分电压。注意，图2A
‑
2B中所示的电压是理想化的电压，例如当单位电容量C为1fF时，电压单位为μV。
[0008]接着，SAR通过对上方和下方的10C电容14驱动接地和VREF来压低10C电容对14。这减去与10C成比例的差分电压。所得电压+7.12大于0，因此在SAR中将10C位设定为1。
[0009]接着，SAR通过对上方和下方的5C电容14驱动接地和VREF来压低5C电容对14。这减去与5C成比例的差分电压。所得电压+2.12大于0，因此在SAR中将5C位设定为1。
[0010]接着，SAR通过对上方和下方的3C电容14驱动接地和VREF来压低3C电容对14。这减去与3C成比例的差分电压。所得电压
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0.88小于0，因此在SAR中将3C位设定为0。由于VCOMP
变成小于零，并且减去了太多，所以SAR将3C电容对驱动到共模电压(VCM,VCM)。这将电压一直带回到+2.12。
[0011]然后，SAR通过对上方和下方的2C电容14驱动接地和VREF来压低2C电容对14。这减去与2C成比例的差分电压，或者+2.12
‑
2＝+0.12。所得电压+0.12大于0，因此在SAR中将2C位设定为1。
[0012]最后，SAR通过对上方和下方的1C电容14驱动接地和VREF来压低1C电容对14。这减去与1C成比例的差分电压。所得电压
‑
0.88小于0，因此在SAR中将1C位设定为0。
[0013]在校准流程结束时在SAR中的最终数字代码为11010。将LSB电容14的权重乘以该数字代码并求和，获得以下测量值：
[0014]1×
10C+1
×
5C+0
×
3C+1
×
2C+0
×
1C＝17C
[0015]图2B示出具有显著误差的校准流程。对于具有较高有效位的较大ADC，误差可能大于LSB。在图2B的示例中，当在校准步骤中评估2C位时，出现
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2.0的误差。在图2A中，在测试2C的LSB电容对14时读取的理想化电压为+0.12，但是当增加
‑
2.0噪声时，由比较器12测量的电压为
‑
1.88，如图2B所示。
[0016]由于所得电压
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1.88小于0，所以在SAR中将2C位设定为0。由于VCOMP变成小于零，并且减去了太多，所以SAR将2C电容对驱动到共模电压(VCM,VCM)。这将电压回升到+2.12。
[0017]最后，SAR通过对上方和下方的1C电容14驱动接地和VREF来压低1C电容对14。这减去与1C成比例的电压。所得电压+2.12
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1＝+1.12大于0，因此在SAR中将1C位设定为1。
[0018]在具有噪声的校准流程结束时在SAR中的最终数字代码为11001。将LSB电容14的权重乘以该数字代码并求和，获得以下测量值：
[0019]1×
10C+1
×
5C+0
×
3C+0
×
2C+1
×
1C＝16C
[0020]在该示例中，误差导致测量偏离超过一个有效位，因为16C比实际值17.12少了1.00多。更糟糕的是，当稍后使用由电容16、17形成的17C的错误值来对它们进行校准时，该误差可能会累积到其它MSB。
[0021]图3是校准之前的ADC的频谱密度的图表。在校准之前从典型ADC的仿真的快速傅立叶变换(FFT)绘制功率谱密度(PSD)的满调幅分贝(dBFS)。电容不匹配在频谱中引起尖刺302。这些尖刺302是不希望产生的。当噪声小于一个有效位时，校准可改善该图表并减小尖刺302的大小，但是当噪声大于LSB时，即使在校准之后，尖刺302仍可能保留。许多校准方法限制ADC精度或转换速率，需要诸如正弦波或三角波的特殊输入信号，比较复杂，并且要求较大的芯片面积和功率，制造成本较高。校准精度通常易于受到系统噪声的影响。
[0022]图4示出具本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双重校准的模拟
‑
数字转换器，包括：数字
‑
模拟元件阵列，每个数字
‑
模拟元件用于将二进制位转换为模拟信号；所述数字
‑
模拟元件阵列中的所述数字
‑
模拟元件具有不同的尺寸，所述数字
‑
模拟元件的权重由尺寸比决定；比较器，所述比较器用于从所述数字
‑
模拟元件的阵列接收模拟信号以生成比较结果；逐次逼近寄存器，用于存储控制所述数字
‑
模拟元件的阵列的所述二进制位；控制器，所述控制器用于：对所述数字
‑
模拟元件的阵列应用所述二进制位的逐次逼近寄存器搜索结果，并基于来自所述比较器的所述比较结果更新所述逐次逼近寄存器中的所述二进制位；求和器，所述求和器用于对在所述逐次逼近寄存器中设定了对应数据位的数字
‑
模拟元件的权重求和，以生成数据代码；第一查找表，所述第一查找表具有用于存储与每个所述数字
‑
模拟元件的尺寸相应的权重的条目，其中，较低有效二进制位的权重是理想权重，较高有效二进制位的权重是经过校准的权重；所述理想权重是所述数字
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模拟元件的设计尺寸之比，所述经过校准的权重是所述理想权重针对所述数字
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模拟元件的有效尺寸不匹配而进行调整后的权重；第一校准器，所述第一校准器用于操作所述控制器以便对所述数字
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模拟元件的阵列应用所述二进制位的第一校准结果，以测量所述数字
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模拟元件的相对有效尺寸，从而确定所述经过校准的权重，所述第一校准器基于所述经过校准的权重更新所述第一查找表中的条目；代码补码器，所述代码补码器用于从所述逐次逼近寄存器接收所述二进制位，并为所述二进制位生成补码，所述补码包括指示所述补码何时为正以及所述补码何时为负的符号位；具有正条目的正查找表，所述正条目具有从所述第一查找表复制的所述经过校准的权重；所述经过校准的权重针对由第二校准器确定的第一非线性误差值而进行调整；具有负条目的负查找表，所述负条目具有从所述第一查找表复制的所述经过校准的权重；所述经过校准的权重针对由所述第二校准器确定的第二非线性误差值而进行调整；第一求和器，所述第一求和器用于对来自所述正查找表的所述正条目求和；所述正查找表的对象是具有在所述补码中设定了对应数据位的数字
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模拟元件对；当所述符号位指示所述补码为正时，所述第一求和器还添加第一偏移量，以在经过校正的输出上生成经过校正的代码；以及第二求和器，所述第二求和器用于对来自所述负查找表的所述负条目求和；所述负查找表的对象是具有在补码中清零的对应数据位的数字
‑
模拟元件对，当所述符号位指示所述补码为负时，所述第二求和器还添加第二偏移量，以在所述经过校正的输出上生成所述经过校正的代码；当所述补码的所述符号位为正时，从所述正查找表生成所述经过校正的输出，并且当所述补码的所述符号位为负时，从所述负查找表生成所述经过校正的输出。2.如权利要求1所述的双重校准的模拟
‑
数字转换器，其中，所述第一非线性误差值与所述第二非线性误差值不完全一致；
对应的数字
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模拟元件在所述正查找表中的所述正条目和在所述负查找表中的所述负条目不相等，但相差不超过10％；所述正查找表和所述负查找表中的对应条目指示在对方的10％内的经过误差校正和校准的权重。3.如权利要求1所述的双重校准的模拟
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数字转换器，进一步包括：第二校准器，所述第二校准器通过对所述正条目执行最小均方方法，以在所述第一非线性误差值上收敛而生成所述第一非线性误差值，所述第二校准器还通过对所述负条目执行最小均方方法，以在所述第二非线性误差值上收敛而生成所述第二非线性误差值。4.如权利要求3所述的双重校准的模拟
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数字转换器，进一步包括：初始加载器，所述初始加载器用于在所述第一校准器生成所述经过校准的权重和用所述经过校准的权重更新所述第一查找表中的所述条目之前，将所述数字
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模拟元件的所述理想权重加载到所述第一查找表中的条目；正初始加载器，所述正初始加载器用于在所述第二校准器生成所述第一非线性误差值并针对所述第一非线性误差值调整所述正条目之前从所述第一查找表读取所述经过校准的权重，并用所述经过校准的权重加载所述正查找表中的所述正条目；负初始加载器，所述负初始加载器用于在所述第二校准器生成所述第二非线性误差值并针对所述第二非线性误差值调整所述负条目之前从所述第一查找表读取所述经过校准的权重，并用所述经过校准的权重加载所述负查找表中的所述负条目。5.如权利要求1所述的双重校准的模拟
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数字转换器，进一步包括：乘法
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加法器，所述乘法
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加法器用于接收多项式系数以及所述经过校正的代码；所述乘法
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加法器将一阶多项式系数与所述经过校正的代码相乘以生成第一项，将二阶多项式系数与所述经过校正的代码的平方相乘以生成第二项，将三阶多项式系数与所述经过校正的代码的立方相乘以生成第三项，并将所述第一项、所述第二项和所述第三项求和，以生成多项式校正的代码。6.如权利要求5所述的双重校准的模拟
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数字转换器，其中，所述第二校准器进一步包括多项式系数发生器，所述多项式系数发生器通过多变量随机梯度下降算法，收敛于所述多项式系数的方式来最小化来自所述逐次逼近寄存器的所述二进制位中的非线性误差。7.一种自校准的混合信号转换器，包括：数字
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模拟元件阵列，每个数字
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模拟元件用于将二进制位转换为模拟信号；比较器，所述比较器用于比较两个模拟输入以生成比较结果；在所述数字
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模拟元件阵列中的最低有效位数字
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模拟元件，所述最低有效位数字
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模拟元件对所述两个模拟输入具有最小的影响，所述最低有效位数字
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模拟元件具有理想基数1；其中，所述数字
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模拟元件阵列中的其它数字
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模拟元件具有各自的理想基数，所述理想基数是数字
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模拟元件的设计尺寸与所述最低有效位数字
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模拟元件的设计尺寸之比的函数；其中，所述数字
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模拟元件阵列包括：具有不同的设计尺寸的至少五个数字
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模拟元件，并且所述数字
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模拟元件具有至少五个不同的所述理想基数的值；
其中，所述数字
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模拟元件阵列连接到所述比较器的所述两个模拟输入中的至少一个，具有不同设计尺寸的所述至少五个数字
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模拟元件中的每个数字
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模拟元件使得对所述比较器的所述两个模拟输入中的至少一个模拟输入的影响具有至少五个不同的值；其中，所述数字
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模拟元件的制造尺寸与所述设计尺寸存在误差；逐次逼近寄存器，所述逐次逼近寄存器用于对所述数字
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模拟元件的阵列的一部分应用二进制位的逐次逼近寄存器搜索结果，所述一部分的理想基数小于所述数字
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模拟元件阵列中的目标数字
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模拟元件的目标理想基数；其中，在进行所述逐次逼近寄存器搜索流程期间，响应于来自所述比较器的所述比较结果，在所述逐次逼近寄存器中设定或清除数据位，以使得在所述逐次逼近寄存器搜索流程完成时生成最终逐次逼近寄存器值；求和器，所述求和器用于对在所述最终逐次逼近寄存器值中设定了对应数据位的数字
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【专利技术属性】
技术研发人员：骆智峯，贺小勇，李志俊，
申请(专利权)人：奇力士技术有限公司，
类型：发明
国别省市：