基于二叉输出树中多个通道的自相关性的多通道交替式ADC的时间相位失配校准方式制造技术

N通道交替式模数转换器(ADC)在每个ADC的输入采样时钟上增加一个可变延迟。在校准期间，由逐次逼近寄存器(SAR)对每一个可变延迟进行编辑，以最小化通道之间的时间相位失配。自相关器生成针对一对ADC数字输出的相关误差的符号。使用相关符号测试SAR比特，从而确定何时加上或减去SAR比特。首先，在多路复用相关器的二叉树第一层中校准。然后，使用自相关器在二叉树较高层中校准较远对与组之间的偏差，该自相关器的输入从ADC输出组复用至多路复用相关器的二叉树。多路复用相关器的二叉树能够包括旁路器，用于N的奇数非二进制值。两个相邻通道与较远通道之间的采样时钟和组件时间相位失配减少至1个LSB。失配减少至1个LSB。失配减少至1个LSB。

【技术实现步骤摘要】
基于二叉输出树中多个通道的自相关性的多通道交替式ADC的时间相位失配校准方式


[0001]本专利技术涉及模数转换器(ADC)，具体涉及一种对交替式ADC的校准。

技术介绍

[0002]模数转换器(ADC)广泛用于将模拟信号转换成数字值。多位ADC的分辨率高，并且能够通过校准提高多位ADC的精度。能够通过两个ADC的交替实现更高的采样速率，两个ADC中的每一个都以一半的采样速率操作。
[0003]图1示出现有技术的交替式ADC。ADC 10与ADC 12交替，其中，当时钟CLK关闭开关20时，ADC 10对模拟输入AIN进行采样，并且当反相时钟CLKB关闭开关22时，ADC 12对模拟输入AIN进行采样。当ADC 10有充足时间对AIN进行采样并保持AIN，并且将AIN转换成数字值时，当CLK为高时，多路复用器18选择来自ADC 10的数字输出Y1。当CLK相对于多路复用器18为低时，数字输出DOUT为Y2。因此，以最终输出DOUT的一半的数据速率操作ADC 10和ADC 12中的每一个。
[0004]图2为模拟采样和时钟偏差的图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种交替式模数转换器(ADC)，包括：N个通道，其中，N是至少为4的整数，其中，所述通道中的每一个都包括：ADC，用于将经采样的模拟输入转换为带有数字值的数字输出，所述数字值表示所述经采样的模拟输入；模拟开关，响应于延迟时钟对模拟输入进行采样；逐次逼近寄存器(SAR)，在校准期间用延迟值进行编程；可变延迟元件，具有由所述SAR中存储的所述延迟值控制的可变延迟，所述可变延迟元件通过所述可变延迟来延迟输入采样时钟从而为所述模拟开关生成延迟时钟；多路复用相关器输出树，每个多路复用相关器包括：多路复用器，接收树时钟、第一树输入和第二树输入，所述多路复用器通过使用所述树时钟生成树输出，从而交替选择所述第一树输入和所述第二树输入作为输出树进行输出；自相关器，接收所述第一树输入和所述第二树输入，所述自相关器生成所述第一树输入与所述第二树输入相关性的相关符号；其中，所述输出树还包括若干层多路复用相关器，所述若干层多路复用相关器包括：第一层多路复用相关器，其每一个都接收来自一对通道中第一通道中的所述ADC的所述数字输出用作所述第一树输入，并且其每一个都接收来自所述一对通道中第二通道中的所述ADC的所述数字输出用作所述第二树输入；第二层多路复用相关器，其每一个都接收来自所述第一层多路复用相关器中的第一多路复用相关器的所述树输出用作所述第一树输入，并且其每一个都接收来自所述第一层多路复用相关器中的第二多路复用相关器的所述树输出用作所述第二树输入；以及最终层多路复用相关器，具有单个多路复用相关器，所述单个多路复用相关器接收来自前一层多路复用相关器中的第一多路复用相关器的所述树输出作为所述第一树输入，并且接收来自前一层多路复用相关器中的第二多路复用相关器的所述树输出作为所述第二树输入，所述单个多路复用相关器输出所述树输出作为表示所述模拟输入的最终数字值，其中，所述SAR通过延迟值进行编程以补偿使用逐次逼近校准进程的通道之间的时间相位失配，所述逐次逼近校准进程检查由所述自相关器生成的所述相关符号，从而确定接受或拒绝输入到所述自相关器的所述通道的SAR中的试验位的时间。2.根据权利要求1所述的交替式ADC，其中，所述自相关器包括：第一样本延迟装置，通过所述树时钟的一个脉冲延迟所述第一树输入，以生成第一延迟样本；第二样本延迟装置，通过所述树时钟的一个脉冲延迟所述第二树输入，以生成第二延迟样本；第一乘法器，将所述第一树输入乘以所述第一延迟样本，以生成第一乘积；第二乘法器，将所述第二树输入乘以所述第二延迟样本，以生成第二乘积；加法器，用所述第一乘积减去所述第二乘积以生成相关值，并且选择所述相关值的最高有效位(MSB)作为所述相关符号。3.根据权利要求2所述的交替式ADC，其中，所述可变延迟元件包括若干二进制加权电容器，所述二进制加权电容器中的每一个电容器由所述SAR中的一个比特位启用。4.根据权利要求2所述的交替式ADC，其中，所述第一层中的每个多路复用相关器中的
所述自相关器还包括：第一有限脉冲反应(FIR)滤波器，用于所述第一树输入被输入到所述自相关器之前，对所述第一树输入进行滤波；第二FIR滤波器，用于所述第二树输入被输入到所述自相关器之前，对所述第二树输入进行滤波。5.根据权利要求2所述的交替式ADC，其中，所述第一层多路复用相关器包括N/2个多路复用相关器；其中，所述第二层多路复用相关器包括N/4个多路复用相关器，其中，当N/4不是整数时，将N/4向下舍入成最接近的整数；其中，所述最终层多路复用相关器包括1个多路复用相关器；其中，多路复用相关器的层数为log2(N)，上舍入成最接近的整数；其中，所述多路复用相关器形成树结构。6.根据权利要求5所述的交替式ADC，其中，N为非二进制数；其中，所述多路复用相关器形成非二叉树结构。7.根据权利要求6所述的交替式ADC，其中，N为奇数；其中，当N为奇数时，N/2向下舍入成最接近的整数；其中，所述多路复用相关器形成非二进制奇数树结构。8.根据权利要求2所述的交替式ADC，还包括：用于操作所述输出树中的每个自相关器的逐次逼近校准器；所述逐次逼近校准器在M个模拟输入样本范围内对来自所述自相关器的所述相关符号取平均值，其中，M为整数，以生成平均化符号位，使用所述平均化符号位选择选定组SAR，所述选定组SAR针对全部通道调整所述ADC的输入延迟，所述全部通道馈入到所述第一树输入或所述第二树输入中，(a)测试比特位置加至所述选定组的所述SAR，并且生成多个模拟输入样本范围内的测试平均化符号位，当所述测试平均化符号位不等于所述平均化符号位时，减去所述测试比特位置，并且针对所述SAR中的连续较小比特位置从(a)开始重复，由此，使用所述输出树每个层中的每个自相关器的所述相关符号的平均值与所述选定组中的全部通道的所述SAR中的连续比特位置相加或相减，所述选定组中的全部通道馈入到输入至所述自相关器的所述第一树输入或所述第二树输入中。9.根据权利要求8所述的交替式ADC，其中，应用于所述最终层的所述树时钟具有最终频率；其中，应用于所述前一层的所述树时钟的频率为所述最终频率除以2；其中，应用于所述第一层的所述树时钟的频率为所述最终频率除以N。10.根据权利要求9所述的交替式ADC，其中，应用于中间层L的所述树时钟的频率为所述最终频率除以2乘以[log2(N)
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L]，其中，L为小于log2(N)
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L的整数。11.根据权利要求8所述的交替式ADC，其中，所述输入采样时钟为所述树时钟除以2乘以[log2(N)
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1]。12.根据权利要求8所述的交替式ADC，其中，来自所述ADC的所述数字输出为至少6个比特。13.一种减少交替式模数转换器(ADC)中通道之间时间相位失配的校准方法，包括：
清除全部逐次逼近寄存器(SAR)中的全部位，所述逐次逼近寄存器在模拟输入与交替的ADC之间设置可变输入延迟，每个ADC都对所述模拟输入进行采样，并且生成ADC数字输出；其中，每个通道都具有SAR、ADC和输入延迟元件，所述输入延迟元件具有所述SAR设置的可变输入延迟；对于第一层中的每一对通道：将所述ADC数字输出从一对通道中的两个ADC输入到自相关器中，并且在所述模拟输入的多个样本范围内对所述符号取平均值，以生成平均化符号，所述自相关器生成所述ADC数字输出的自相关函数的符号；检查所述平均化符号以选择所述通道对中的第一通道或第二通道作为选定通道；将当前比特位置设置为所述SAR中的第一层第一层的最高有效位(MSB)位置。(a)在所述选定通道的所述SAR中的当前比特位置处设置测试位，以调整所述可变输入延迟，并且在所述模拟输入的多个样本范围内对由所述自相关器生成的符号取平均值，以生成测试符号；当所述测试符号与所述平均化符号不匹配时，清除所述测试位...

【专利技术属性】
技术研发人员：骆智峯，李志俊，
申请(专利权)人：奇力士技术有限公司，
类型：发明
国别省市：