一种具有失调电压自校正功能的源跟随基准缓冲器制造技术

本发明专利技术公开了一种用于模数转换器ADC的具有失调电压自校正功能的源跟随基准缓冲器包括：栅压偏置级、输出驱动级、失调自校正控制器和叠加型校正数模转换器DAC；其中栅压偏置级包括：误差放大器A1、输入晶体管M

【技术实现步骤摘要】
一种具有失调电压自校正功能的源跟随基准缓冲器


[0001]本专利技术属于模拟信号处理与模数转换
，尤其涉及到一种具有失调电压自校正功能的源跟随基准缓冲器。

技术介绍

[0002]模数转换器(analog
‑
to
‑
digital convertor:ADC)的各项指标将直接影响传感器信号采集系统的整体性能。除了噪声、线性度、功耗、面积等传统指标外，在高精度传感器应用领域中，同样需要ADC具备极低的失调误差和增益误差。以保证采集所得信号的绝对值精度，从而精确反映待测物理量的真实值。对于绝大部分传感器，其所处理的信号带宽集中在直流和低频域。因此在传感器接口电路中，大量使用的是中低采样速率(≤1MHz)、中高精度(≥14bit)的ADC。在此类性能指标约束下，有两类ADC架构可被用于具体的电路实现方案，即逐次逼近型(SAR)和增量过采样型(IncrementalΣΔ，即IΣΔ)。由于ADC的功能集成度将直接影响整体系统的PCB板级硬件成本和面积。因此将ADC主体电路所需的关键伺服模块进行片上集成，具有重要的研究价值和应用前景。
[0003]对于SAR
‑
ADC和IΣΔ
‑
ADC，这两类ADC主体电路大多采用开关电容结构，以充分利用CMOS工艺中能够实现的高精度电容相对比值，来实现电路中所需的常数比例和系数。为保证ADC具有贴近理想情况的输入输出特性曲线，基准电压节点需要具备极低的输出阻抗、充足的驱动电流、快速的负载调整过程。因此片内基准电压源的输出(如带隙基准源)需要经基准缓冲器隔离后，才能交由ADC中的电容器件使用。所以片上集成的基准缓冲器不仅要保证基准源的稳定性和低噪声，同时要保证瞬态响应的“稳准快”性能。
[0004]最近几年，基于复制型源跟随结构的片上基准缓冲器(以下简称为：源跟随基准缓冲器)被理论和流片验证。其结构特点为缓冲器的电压钳位环路与输出级分离，进而将大小信号建立过程分离，从而极大简化了环路稳定性的设计难度，可以根据ADC实际电容负载，合理设置基准缓冲器的功耗和面积预算，并能够按照源跟随电流的复制倍数(晶体管并联个数)灵活扩展基准缓冲器的驱动电流，实现极佳的负载调整率。
[0005]截止目前，关于源跟随基准缓冲器的研究大多集中在如何降低输出阻抗，以获取更大的充放电电流，作为影响SAR
‑
ADC和IΣΔ
‑
ADC输入输出特性曲线中绝对值精度的关键因素：基准失调电压，现有设计方案还未提及。运用在单位增益运放中的相关失调校正技术，如斩波调制、自动归零、输入对管微调等，都无法迁移至源跟随基准缓冲器。因此，源跟随缓冲器的失调电压只能在测试阶段进行数字后端补偿，大幅提升了系统的复杂度，并且损失了满摆幅输入范围。

技术实现思路

[0006]1、本专利技术要解决的技术问题是：传统ADC绝对值精度校正方案中，需要大量测试结果的拟合，来得出失调和增益误差，并需要繁杂的数字校正电路通过运算消除这些误差。为了实现上述目的，本专利技术提供了一种具有失调电压自校正功能的源跟随基准缓冲器包括：
栅压偏置级、输出驱动级、失调自校正控制器和叠加型校正数模转换器DAC；其中所述栅压偏置级包括：误差放大器A1、输入晶体管M
I1
和负载Z
L1
；所述输出驱动级包括：输入晶体管M
I2
和负载Z
L2
；所述失调自校正控制器包括：高精度比较器A2、SAR逻辑单元和事件触发器；所述叠加型校正数模转换器DAC包括：基准电流发生器、复制电流镜和电阻分压器；
[0007]所述栅压偏置级和输出驱动级电路结构中，基准电压源的输出电压V
REF
连接至误差放大器A1的正输入端，误差放大器A1的负输入端连接输入晶体管M
I1
的源端，误差放大器A1的输出端连接至输入晶体管M
I1
的栅端；栅压偏置级中的输入晶体管M
I1
的源端与负载Z
L1
相连接，输出驱动级中的输入晶体管M
I2
的源端与负载Z
L2
相连接；栅压偏置级中的输入晶体管M
I1
的栅端通过叠加型校正数模转换器DAC后连接至输出驱动级中的输入晶体管M
I2
的栅端；在P型PMOS输入晶体管中，输入晶体管M
I1
和M
I2
的漏端分别接地，负载Z
L1
和Z
L2
同时连接电源V
DD
；在N型NMOS输入晶体管中，输入晶体管M
I1
和M
I2
的漏端同时连接电源V
DD
，负载Z
L1
和Z
L2
分别接地；
[0008]所述失调自校正控制器中，基准电压源的输出电压V
REF
连接高精度比较器A2的正输入端，高精度比较器A2的负输入端连接至输入晶体管M
I2
的源端与负载Z
L2
之间，作为驱动级的输出电压V
RO
；高精度比较器A2的输出端连接SAR逻辑单元；事件触发器同时连接高精度比较器A2和SAR逻辑单元，负责接收芯片发送的失调校正起始信号Trigger；SAR逻辑单元输出的校正码值即为校正DAC的输入码值。
[0009]作为进一步的优选，所述栅压偏置级和输出驱动级都可采用P型PMOS或N型NMOS的输入晶体管，采用不同类型的输入晶体管其相应的电路结构也会随之改变。
[0010]作为进一步的优选，所述栅压偏置级和输出驱动级电路中，相同功能的器件均为某一单位器件的整数倍。
[0011]作为进一步的优选，所述负载Z
L1
为电阻负载R1或电流源晶体管负载M
L1
，所述负载Z
L2
为电阻负载R2或电流源晶体管负载M
L2
。
[0012]作为进一步的优选，所述失调自校正控制器负责将失调校正电路所提供的校正补偿电压V
a
变动后得到驱动级的输出电压V
RO
与基准电压源的输出电压V
REF
进行比较，根据比较结果调整校正补偿电压V
a
的正负和大小，经过数次执行此调节过程后，将驱动级的输出电压V
RO
与基准电压源的输出电压V
REF
的差值控制在要求的精度范围内。
[0013]作为进一步的优选，所述高精度比较器A2采用3级预放大PA加相关双采样CDS的电路结构，将3级预放大PA的失调电压存储于电容上，依据3级预放大PA的小信号增益，抑制最后一级latch的失调影响，从而保证高精度比较器A2的绝对值误差和低噪声性能。
[0014]作为进一步的优选，所述SAR逻辑单元采用同步或异步时序来实现，根据芯片对校正时长的容忍度，来决定S本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有失调电压自校正功能的源跟随基准缓冲器，其特征在于，所述缓冲器包括：栅压偏置级、输出驱动级、失调自校正控制器和叠加型校正数模转换器DAC；其中所述栅压偏置级包括：误差放大器A1、输入晶体管M
I1
和负载Z
L1
；所述输出驱动级包括：输入晶体管M
I2
和负载Z
L2
；所述失调自校正控制器包括：高精度比较器A2、SAR逻辑单元和事件触发器；所述叠加型校正数模转换器DAC包括：基准电流发生器、复制电流镜和电阻分压器；所述栅压偏置级和输出驱动级电路结构中，基准电压源的输出电压V
REF
连接至误差放大器A1的正输入端，误差放大器A1的负输入端连接输入晶体管M
I1
的源端，误差放大器A1的输出端连接至输入晶体管M
I1
的栅端；栅压偏置级中的输入晶体管M
I1
的源端与负载Z
L1
相连接，输出驱动级中的输入晶体管M
I2
的源端与负载Z
L2
相连接；栅压偏置级中的输入晶体管M
I1
的栅端通过叠加型校正数模转换器DAC后连接至输出驱动级中的输入晶体管M
I2
的栅端；在P型PMOS输入晶体管中，输入晶体管M
I1
和M
I2
的漏端分别接地，负载Z
L1
和Z
L2
同时连接电源V
DD
；在N型NMOS输入晶体管中，输入晶体管M
I1
和M
I2
的漏端同时连接电源V
DD
，负载Z
L1
和Z
L2
分别接地；所述失调自校正控制器中，基准电压源的输出电压V
REF
连接高精度比较器A2的正输入端，高精度比较器A2的负输入端连接至输入晶体管M
I2
的源端与负载Z
L2
之间，作为驱动级的输出电压V
RO
；高精度比较器A2的输出端连接SAR逻辑单元；事件触发器同时连接高精度比较器A2和SAR逻辑单元，负责接收芯片发送的失调校正起始信号Trigger；SAR逻辑单元输出的校正码值即为校正DAC的输入码值。2.如权利要求1所述的具有失调电压自校正功能的...

【专利技术属性】
技术研发人员：陈光毅，
申请(专利权)人：北京安酷智芯科技有限公司，
类型：发明
国别省市：