模数转换器自动测试系统技术方案

本发明专利技术公开了一种模数转换器自动测试系统，包括：测试母板，包括被测模数转换器的安置装置、连接装置和测试接口；CPLD，通过测试接口与安置在测试母板上的被测模数转换器子板连接，用于根据第一时钟信号和相应的控制指令对被测模数转换器输出的被测数据进行数据采集；存储器，与CPLD连接，用于对CPLD采集的被测数据进行存储；上位机，与CPLD连接，用于向CPLD传输多种控制指令，以及根据第二时钟信号接收存储的被测数据，以对被测数据进行数据处理后实现对被测模数转换器的性能测试。该系统的抗干扰能力强、稳定性高，能够确保在对被测模数转换器批量测试和实验室验证测试时的准确性和可靠性。可靠性。可靠性。

【技术实现步骤摘要】
模数转换器自动测试系统


[0001]本专利技术涉及芯片测试
，具体涉及一种模数转换器自动测试系统。

技术介绍

[0002]随着工、农业的发展，多路数据采集势必将得到越来越多的应用，为适应这一趋势，作这方面的研究就显得十分重要。总之，不论在哪个应用领域中，数据采集与处理将直接影响工作效率和所取得的经济效益。数据采集系统，从严格的意义上来说，应该是用计算机控制的多路数据自动检测或巡回检测，并且能够对数据实行存储、处理、分析计算以及从检测的数据中提取可用的信息，供显示、记录、打印或描绘的系统。
[0003]在数据采集系统中，ADC(Analog
‑
to
‑
Digital Converter，模拟/数字转换器)是模拟量与数字量接口的关键部件。现实世界中的信号，如温度、声音、无线电波、或者图像等，都是模拟信号，需要转换成容易储存、进行编码、压缩、或滤波等处理的数字形式，模拟/数字转换器正是为此而诞生，发挥出不可替代的作用。目前，随着数字处理技术的飞速发展，在通讯、消费电器、工业与医疗仪器以及军工产品中，对高速ADC的需求越来越多。高速ADC的动态测试是进行ADC研究、新产品试制和开发，以及ADC生产与应用中不可缺少的一个重要手段。ADC的性能好坏直接影响整个系统指标的高低和性能好坏，从而使得ADC的性能测试变得十分重要。高速、高精度、低功耗、多通道是ADC未来的发展趋势。而在ADC芯片测试过程中，对ADC输出采集数据能力的检测，是测试的关键，但在现有的ADC芯片采集系统，没有涉及到这部分的设计。
[0004]同时，现有的高速ADC芯片的自动测试方法，大多是采用FPGA(Field
‑
Programmable Gate Array，现场可编程门阵列)作为核心器件，但在批量测试过程中，FPGA的抗干扰能力差，稳定性不容易保障，且核心电路过于复杂，可靠性差。
[0005]因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

技术实现思路

[0006]为了解决上述技术问题，本专利技术提供了一种模数转换器自动测试系统，该系统的抗干扰能力强、稳定性高，能够确保在对被测模数转换器批量测试和实验室验证测试时的准确性和可靠性。
[0007]根据本公开提供的一种模数转换器自动测试系统，包括：测试母板，包括被测模数转换器的安置装置、连接装置和测试接口；
[0008]复杂可编程逻辑器件(CPLD)，通过所述测试接口与安置在所述测试母板上的被测模数转换器子板连接，用于根据第一时钟信号和相应的控制指令对被测模数转换器输出的被测数据进行数据采集；
[0009]存储器，与所述CPLD连接，用于对所述CPLD采集的所述被测数据进行存储；
[0010]上位机，与所述CPLD连接，用于向所述CPLD传输多种控制指令，以及根据第二时钟信号接收存储的所述被测数据，以对所述被测数据进行数据处理后实现对所述被测模数转
换器的性能测试。
[0011]可选地，所述CPLD包括：
[0012]串口接收模块，用于通过串口接收所述上位机传输的多种控制指令；
[0013]数据采集模块，用于根据所述第一时钟信号和所述多种控制指令中的采集指令控制实现对被测模数转换器输出的被测数据的数据采集；
[0014]读写控制模块，用于根据所述多种控制指令中的读指令和写指令控制对所述存储器的数据读写；
[0015]串口发送模块，用于根据所述第二时钟信号将自所述存储器中读取到的所述被测数据通过串口发送至所述上位机；以及
[0016]顶层模块，用于对所述串口接收模块、所述数据采集模块、所述读写控制模块和所述串口发送模块进行例化。
[0017]可选地，所述第一时钟信号的时钟频率大于所述第二时钟信号的时钟频率。
[0018]可选地，所述第一时钟信号的时钟频率可变，所述第二时钟信号的时钟频率固定不变。
[0019]可选地，所述CPLD与所述上位机之间基于通用异步收发传输(UART)协议进行数据通信。
[0020]可选地，所述测试接口为高速接口。
[0021]可选地，被测模数转换器与所述测试母板之间以固定板形式连接。
[0022]可选地，所述模数转换器自动测试系统还包括：
[0023]测试设备，用于向所述模数转换器自动测试系统提供信号源和供电电源。
[0024]可选地，所述存储器为静态随机存取存储器(SRAM)。
[0025]可选地，所述CPLD为基于所述多种控制指令中的读指令和表征串口发送情况的反馈指令对所述存储模块中的存储数据进行数据读取。
[0026]本专利技术的有益效果是：本公开涉及一种模数转换器(ADC)自动测试系统，为采用CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)芯片根据上位机发送的多种控制指令来实现对被测模数转换器输出的被测数据的数据采集、数据传输等测试流程的控制，由于CPLD芯片相较于FPGA芯片的成本低、抗干扰能力强和稳定性高，进而提高了测试系统的抗干扰能力，并增强了测试系统的稳定性和可靠性。
[0027]同时，CPLD在基于上位机的指令和具有较高频率的第一时钟信号采集完被测数据后，先是对数据进行存储，之后再基于频率较低的第二时钟信号将存储的被测数据上传至上位机，如此，既实现了对被测模数转换器数据的高速采集以保证数据的准确性，同时也综合考虑了上位机对数据的传输和处理能力，更好的确保了对被测芯片的性能测试时的高精度性和高速率性。
[0028]另一方面，本公开中测试母板采用冗余设计，同时搭配子板独立设计，可以兼容不同接口数量和封装的ADC芯片，进而提高测试系统的兼容性。
[0029]应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本专利技术。
附图说明
[0030]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。
[0031]图1示出根据本专利技术实施例提供的模数转换器自动测试系统的结构框图；
[0032]图2示出根据本专利技术实施例提供的模数转换器自动测试系统中CPLD的结构框图；
[0033]图3示出图2中CPLD各模块之间的连接关系示意图；
[0034]图4a示出图2中串口接收模块的结构示意图；
[0035]图4b示出图2中串口发送模块的结构示意图；
[0036]图5a至图5e分别示出根据本专利技术实施例提供的模数转换器自动测试系统对被测模数转换器的采样效果图。
具体实施方式
[0037]为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的较佳实施例。但是，本专利技术可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本专利技术的公开内容的理解更加透彻全面。
[0038]除非另有定义，本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种模数转换器自动测试系统，其中，包括：测试母板，包括被测模数转换器的安置装置、连接装置和测试接口；复杂可编程逻辑器件(CPLD)，通过所述测试接口与安置在所述测试母板上的被测模数转换器子板连接，用于根据第一时钟信号和相应的控制指令对被测模数转换器输出的被测数据进行数据采集；存储器，与所述CPLD连接，用于对所述CPLD采集的所述被测数据进行存储；上位机，与所述CPLD连接，用于向所述CPLD传输多种控制指令，以及根据第二时钟信号接收存储的所述被测数据，以对所述被测数据进行数据处理后实现对所述被测模数转换器的性能测试。2.根据权利要求1所述的模数转换器自动测试系统，其中，所述CPLD包括：串口接收模块，用于通过串口接收所述上位机传输的多种控制指令；数据采集模块，用于根据所述第一时钟信号和所述多种控制指令中的采集指令控制实现对被测模数转换器输出的被测数据的数据采集；读写控制模块，用于根据所述多种控制指令中的读指令和写指令控制对所述存储器的数据读写；串口发送模块，用于根据所述第二时钟信号将自所述存储器中读取到的所述被测数据通过串口发送至所述上位机；以及顶层模块，用于对所述串口接收模块、所述数据采集模块、所述读写...

【专利技术属性】
技术研发人员：范佳春，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：