电子封装件及其制法制造技术

本发明专利技术涉及一种电子封装件及其制法，包括一包覆层、至少一嵌埋于该包覆层中且具有多个导电穿孔的电子中介块、多个嵌埋于该包覆层中的导电柱以及至少一设于该包覆层上的电子元件，以通过将导电柱与该电子元件分开制作，以提升该电子封装件的可靠性。提升该电子封装件的可靠性。提升该电子封装件的可靠性。

【技术实现步骤摘要】
电子封装件及其制法


[0001]本专利技术有关一种半导体装置，尤指一种电子封装件及其制法。

技术介绍

[0002]随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。例如，集成稳压器(IVR)嵌入高性能处理器中，以提高效率，如开关频率、降低功耗，且可提高可靠性，甚至降低制作成本。此外，目前应用于芯片封装领域的技术，包含有例如芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简称DCA)或多芯片模块封装(Multi
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Chip Module，简称MCM)等覆晶型态的封装模块。
[0003]此外，目前封装结构随着终端产品的电性功能越加发达，故接置于硅中介板(Through Silicon interposer，简称TSI)上的半导体芯片越来越多，使该硅中介板的结合面积也会越来越大，因而该硅中介板的导电硅穿孔(Through
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silicon via，简称TSV)的布设数量也会增多，导致于制程上会产生多种制程上的缺陷，造成该封装结构的良率下降。
[0004]业界遂将单一硅中介板切割成多个较小的硅中介块，以降低制程难度。
[0005]图1A至图1D为现有半导体封装结构1的制法的剖面示意图。
[0006]如图1A所示，先于一承载板9的离型层90上设置半导体元件10，如逻辑芯片(Logic die)，再于该半导体元件10上形成一线路部18，且该线路部18包括多个绝缘层180及多个线路重布层(Redistribution layer，简称RDL)181，并于该线路重布层181上形成多个铜凸块19。接着，于该线路部18上形成一导电晶种层(seed layer)130，以经由该导电晶种层(seed layer)130将多个铜柱13电镀形成于该线路重布层181上。
[0007]如图1B所示，移除未为该铜柱13所覆盖的导电晶种层130，再将多个具有导电穿孔110的硅中介块11经由导电体12与底胶14固设于该线路部18上，并使该导电穿孔110经由该导电体12电性连接该铜凸块19。接着，以包覆层15包覆该些硅中介块11、底胶14与该些铜柱13。
[0008]如图1C所示，进行整平制程，以经由研磨方式，移除该铜柱13的部分材料、该硅中介块11的部分材料与该包覆层15的部分材料，使该铜柱13的端面及该导电穿孔110的端面外露于该包覆层15的表面15a。
[0009]如图1D所示，形成一线路结构16于该包覆层15的表面15a上，且该线路结构16电性连接该些铜柱13与该硅中介块11的导电穿孔110。之后，移除该承载板9及其上的离型层90，以外露该半导体元件10，再进行切单制程。
[0010]前述制程中，主要以较大尺寸的铜柱13取代传统TSV，以减少制作制程难度高的导电穿孔110，亦即，只需制作少量硅中介块11，而无需制作大面积的传统TSI，因而有利于降低终端产品的生产成本。
[0011]于后续制程中，该半导体封装结构1可于该线路结构16上形成多个焊球17，以接置于一封装基板(图略)或电路板(图略)上。
[0012]然而，现有半导体封装结构1的制法中，需经由该导电晶种层130将较大尺寸的铜
柱13电镀于该线路部18上，故于电镀过程中，如图1A所示，制作该铜柱13的底部铜材会经由该导电晶种层130渗镀至邻近该铜柱13的铜凸块19，导致当移除该铜柱13以外的导电晶种层130后，部分铜材会连通该铜柱13与该铜凸块19，因而造成短路发生。
[0013]此外，于进行整平制程时，如图1C所示，因同时研磨该铜柱13的部分材料与该硅中介块11的部分材料，故于研磨过程中，较大端面面积的铜柱13的铜离子(或铜颗粒)会随研磨器具迁移(migration)至该导电穿孔110的端面，导致于形成该线路结构16后，部分铜离子(或铜颗粒)会导通该铜柱13与该导电穿孔110，因而造成短路或漏电等问题。
[0014]因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的难题。

技术实现思路

[0015]鉴于上述现有技术的种种缺陷，本专利技术提供一种电子封装件及其制法，提升产品可靠性。
[0016]本专利技术的电子封装件，包括：一包覆层；至少一电子中介块，其嵌埋于该包覆层中且具有多个导电穿孔；多个导电柱，其嵌埋于该包覆层中且于端处具有导电块体，其中，该导电块体的宽度小于该导电柱的宽度；以及至少一电子元件，其设于该包覆层及该导电块体上且电性连接该导电柱与该导电穿孔。
[0017]本专利技术还提供一种电子封装件的制法，包括：提供至少一电子元件及一具有多个导电柱的承载板，其中，该导电柱于端处具有导电块体，且该导电块体的宽度小于该导电柱的宽度；将至少一电子中介块结合于该电子元件上，以形成电子结构，其中，该中介板具有多个电性连接该电子元件的导电穿孔；将该电子结构经由该多个导电柱堆叠于该承载板上，以令该多个导电柱支撑该电子元件，且令该电子元件电性连接该导电块体与该导电穿孔，其中，该电子中介块位于该电子元件与该承载板之间；形成包覆层于该承载板与该电子元件之间，以令该包覆层包覆该电子中介块与该多个导电柱；以及移除该承载板。
[0018]前述的电子封装件及其制法中，该包覆层的表面齐平该电子中介块的表面。
[0019]前述的电子封装件及其制法中，该包覆层的表面齐平该导电柱的端面。
[0020]前述的电子封装件及其制法中，该导电穿孔外露于该包覆层的表面。
[0021]前述的电子封装件及其制法中，该导电柱的端面外露于该包覆层的表面。
[0022]前述的电子封装件及其制法中，该电子元件经由线路部电性连接该导电块体与该导电穿孔。
[0023]前述的电子封装件及其制法中，该电子元件具有多个导电凸块，以令该多个导电凸块电性连接该导电穿孔及/或该导电块体。
[0024]前述的电子封装件及其制法中，该电子元件经由导电体电性连接该导电穿孔，且该导电体未连接该导电块体。
[0025]前述的电子封装件及其制法中，还包括形成线路结构于该包覆层上，且该线路结构电性连接该导电柱与该导电穿孔。
[0026]前述的电子封装件及其制法中，还包括形成于该包覆层上的多个导电元件，且该多个导电元件电性连接该导电柱与该导电穿孔。
[0027]由上可知，本专利技术的电子封装件及其制法中，主要经由将该导电柱制作于该承载板上，而于该电子元件上无需电镀该导电柱，以于制作该导电柱的过程中，制作该导电柱的
金属材不会渗镀至该电子元件上，因而于制作完成该导电柱后，该导电柱的金属材不会连通该导电柱与该电子元件，故相比于现有技术，本专利技术的电子结构堆叠于该承载板上后，该导电柱不会电性导通该电子中介块的导电穿孔，因而不会造成短路发生。
[0028]此外，本专利技术的制法中采用堆叠方式结合该电子结构与该导电柱，以将该包覆层填入该承载板与该电子元件之间，即可包覆该电子中介本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电子封装件，其特征在于，包括：一包覆层；至少一电子中介块，其嵌埋于该包覆层中且具有多个导电穿孔；多个导电柱，其嵌埋于该包覆层中且于端处具有导电块体，其中，该导电块体的宽度小于该导电柱的宽度；以及至少一电子元件，其设于该包覆层及该导电块体上且电性连接该导电柱与该导电穿孔。2.如权利要求1所述的电子封装件，其特征在于，该包覆层的表面齐平该电子中介块的表面。3.如权利要求1所述的电子封装件，其特征在于，该包覆层的表面齐平该导电柱的端面。4.如权利要求1所述的电子封装件，其特征在于，该导电穿孔外露于该包覆层的表面。5.如权利要求1所述的电子封装件，其特征在于，该导电柱的端面外露于该包覆层的表面。6.如权利要求1所述的电子封装件，其特征在于，该电子元件经由线路部电性连接该导电块体与该导电穿孔。7.如权利要求1所述的电子封装件，其特征在于，该电子元件具有多个导电凸块，以令该多个导电凸块电性连接该导电穿孔及/或该导电块体。8.如权利要求1所述的电子封装件，其特征在于，该电子元件经由导电体电性连接该导电穿孔，且该导电体未接触该导电块体。9.如权利要求1所述的电子封装件，其特征在于，该电子封装件还包括形成于该包覆层上且电性连接该导电柱与该导电穿孔的线路结构。10.如权利要求1所述的电子封装件，其特征在于，该电子封装件还包括形成于该包覆层上的多个导电元件，且该多个导电元件电性连接该导电柱与该导电穿孔。11.一种电子封装件的制法，其特征在于，包括：提供至少一电子元件及一具有多个导电柱的承载板，其中，该导电柱于端处具有导电块体，且该导电块体的宽度小于该导电柱的宽度；将至少一电子中介块结合于...

【专利技术属性】
技术研发人员：张正楷，林长甫，江东昇，林志男，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：