升压电路以及半导体集成电路制造技术

本发明专利技术提供一种即便不使用大尺寸的高耐压晶体管也可得到大的升压比的升压电路。该升压电路包括：使时钟信号的高电平移位的电平移位器（３）、（４）；第一升压装置，包括根据高电平已被移位的时钟信号进行转换的晶体管ＱＰ３、ＱＰ４以及电容器Ｃ１、Ｃ２，通过电荷泵工作，从而生成电源电位Ｖ↓［ＤＣ］２；电平移位器（１）、（２），用于使时钟信号的高电平移位；反相器Ⅳ４１～Ⅳ５２，用于使高电平已被移位的时钟信号的低电平翻转；第二升压装置，包括根据高电平以及低电平已被移位的时钟信号进行转换的晶体管ＱＰ１、ＱＰ２以及电容器Ｃ３、Ｃ４，通过电荷泵工作，从而生成电源电位Ｖ↓［ＤＣ］３。

【技术实现步骤摘要】

本专利技术涉及一种使用了MOS-FET的升压电路。尤其是，本专利技术涉及一种用于实现该升压电路的半导体集成电路。
技术介绍
例如，在驱动液晶显示器的TFT(薄膜晶体管)驱动器IC的电源电路中，目前使用一种使用了MOS-FET的电荷泵方式的升压电路。图6示出了这种现有技术的升压电路结构。该升压电路包括进行电荷泵操作的P沟道MOS晶体管QP1～QP3；连接在这些晶体管上的电容器C1～C3；构成第一反相器IV1的P沟道MOS晶体管QP11以及N沟道MOS晶体管QN11；构成第二反相器IV2的P沟道MOS晶体管QP12以及N沟道MOS晶体管QN12；及，用于向晶体管QP1～QP3分别提供栅极电压VG1～VG3的电平移位器1～3以及反相器IV11～IV73。该升压电路通过为其提供升压时钟信号VIN1以及VIN2而进行电荷泵工作，从而使电源电位VDC1升压并生成电源电位VDC3。在此，为了使说明简单，使作为基准电位的电源电位Vss为0伏特(接地电位)，电源电位VDC1为V伏特(例如，2.8伏特)，电源电位VDC3为3×V伏特(例如，8.4伏特)。通过晶体管QP1～QP3的转换工作、第一以及第二反相器IV1以及IV2的反转工作，使电容器C1以及C2反复充放电，伴随着电荷发生移动，来进行电荷泵工作。结果，将电荷从晶体管QP1的漏极或源极充电到电容器C3上，电容器C3的一端上的电源电位VDC3逐渐上升，在稳定状态时达到电源电位VDC1(V伏特)的大约3倍(3×V伏特)。图7示出了图6所示的现有升压电路中的各部分的电压波形。在图7中，示出了达到稳定状态后的电压波形。升压时钟信号VIN1以及VIN2为相互反相的信号，在V伏特和0伏特之间转换。通过由电平移位器1～3使升压时钟信号VIN1以及VIN2的高电平移位，从而得到在3×V伏特和0伏特之间变动的栅极电压VG1～VG3。这些栅极电压VG1～VG3通过反相器IV61～IV73被施加在晶体管QP1～QP3的栅极上，于是，晶体管QP1～QP3开始进行转换工作。由此，电容器C1的两端电位VP1以及VM1和电容器C2的两端电位VP2以及VM2如图7所示变化。在此，在晶体管QP1～QP3的栅极上，最大可施加3×V伏特(例如，8.4伏特)的电压，但是，当中耐压晶体管的栅极-源极间耐压为2×V伏特(例如，6伏特)程度时，栅极电压将超过其值，因此，不得不使用高耐压晶体管。而且，也不得不增大驱动晶体管QP1～QP3的反相器IV61～IV73的驱动能力。但是，高耐压晶体管的尺寸要比中耐压晶体管大，当使用高耐压晶体管时，衬底面积将会增加，且芯片尺寸也会变大，因而导致成本上升。而且，若晶体管尺寸变大，栅极容量也将变大，充放电电流就会增加，并且自身消耗的电流变大，同时，升压时钟信号的频率特性也将劣化。作为相关技术，在下面的专利文献1中，公开了一种转换效率良好且可得到高输出电压的电荷泵型升压电路。该升压电路在第一电源电位和第二电源电位之间串联连接了第一开关晶体管和第二开关晶体管，在该串联连接点上连接了电容器，从而通过使第一以及第二开关晶体管交替地反复导通、非导通，使电容器充放电而得到升压电压。而且，设置了向第一开关晶体管的基极提供被升压的输出电压的装置。但是，在该升压电路中，使用两个二极管进行电容器的充放电，只能得到电源电压的大约2倍的升压电压。特开昭60-245464号公报(第1～第2页、图1)
技术实现思路
因此，鉴于现有技术的缺陷，本专利技术的目的在于提供一种即使不使用大尺寸的高耐压晶体管也可以得到大的升压比的升压电路。为了解决现有技术的缺陷，根据本专利技术的升压电路是一种利用在第一电源电位和基准电位之间变动的时钟信号使第一电源电位升压的升压电路，包括第一电平移位装置，使时钟信号的高电平以及低电平中的一个从第一电源电位移位至第二电源电位；第一升压装置，包括根据其中一个电平已被第一电平移位装置移位的时钟信号进行转换的多个晶体管以及分别连接于多个晶体管上的多个电容器，通过进行电荷泵工作生成绝对值比第一电源电位还高的第二电源电位，并向第一电平移位装置提供第二电源电位；第二电平移位装置，使时钟信号的高电平以及低电平中的一个从第一电源电位移位至第三电源电位；第三电平移位装置，使其中一个电平已被第二电平移位装置移位的时钟信号的另一电平从基准电位移位至第二电源电位；及，第二升压装置，包括根据高电平以及低电平已被第二以及第三电平移位装置移位的时钟信号进行转换的多个晶体管以及分别连接于多个晶体管上的多个电容器，通过进行电荷泵工作生成绝对值比第二电源电位还高的第三电源电位，并向第二以及第三电平移位装置提供第三电源电位。在此，第一升压装置也可以包括第一P沟道MOS晶体管，其包括连接于第一电源电位的源极或漏极；第二P沟道MOS晶体管，其包括连接于第一P沟道MOS晶体管的漏极或源极的源极或漏极；第一反相器，用于翻转第一时钟信号；第一电容器，连接在第一以及第二P沟道MOS晶体管的连接节点和第一反相器的输出节点之间；第二电容器，连接于第二P沟道MOS晶体管的漏极或源极，保持第二电源电位。而且，第一电平移位装置也可以包括第一电平移位器，使与第一时钟信号反相的第二时钟信号的高电平移位，从而生成第一P沟道MOS晶体管的栅极电压；及，第二电平移位器，使第一时钟信号高电平移位，从而生成第二P沟道MOS晶体管的栅极电压。而且，第二升压装置也可以包括第三P沟道MOS晶体管，其包括连接到第二电源电位的源极或漏极；第四P沟道MOS晶体管，其包括连接到第三P沟道MOS晶体管的漏极或源极的源极或漏极；第二反相器，用于翻转第一时钟信号；第三电容器，连接在第三以及第四P沟道MOS晶体管的连接节点和第二反相器的输出节点之间；第四电容器，连接到第四P沟道MOS晶体管的漏极或源极，保持第三电源电位。还有，第二电平移位装置也可以包括第三电平移位器，使第二时钟信号的高电平移位；第四电平移位器，使第一时钟信号的高电平移位；第三电平移位装置也可以包括第一限幅电路，使高电平已被第三电平移位器移位的第二时钟信号的低电平移位，生成第三P沟道MOS晶体管的栅极电压；第二限幅电路，使其高电平已被所述第四电平移位器移位的第一时钟信号的低电平移位，生成第四P沟道MOS晶体管的栅极电压。而且，根据本专利技术的半导体集成电路是一种用于实现升压电路的半导体集成电路，该升压电路利用在第一电源电位和基准电位之间变动的时钟信号，使第一电源电位升压，其包括第一电平移位装置，使时钟信号的高电平以及低电平中的一个从第一电源电位移位至第二电源电位；第一升压装置，包括根据其中一个电平已被第一电平移位装置移位的时钟信号进行转换的多个晶体管，将多个电容器连接于多个晶体管，通过执行电荷泵工作，生成绝对值比第一电源电位还高的第二电源电位，并向第一电平移位装置提供第二电源电位；第二电平移位装置，使时钟信号的高电平以及低电平中的一个从第一电源电位移位至第三电源电位；第三电平移位装置，使其中一个电平通过第二电平移位装置而被移位的时钟信号的另一电平，从基准电位移位至第二电源电位；第二升压装置，包括根据高电平以及低电平已被第二以及第三电平移位装置移位的时钟信号进行转换的多个晶体管，通过将多个电容器连接于多个晶体管上而执行电本文档来自技高网...

【技术保护点】
一种升压电路，利用在第一电源电位和基准电位之间变动的时钟信号将第一电源电位升压，包括：第一电平移位装置，使时钟信号的高电平以及低电平中的一个从第一电源电位移位至第二电源电位；第一升压装置，包括根据其中一个电平已被所述第一电平移位装置移位的时钟信号进行转换的多个晶体管，以及分别连接于所述多个晶体管上的多个电容器，通过电荷泵工作，生成绝对值比第一电源电位还高的第二电源电位，并向所述第一电平移位装置提供第二电源电位；第二电平移位装置，使时钟信号的高电平以及低电平中的一个从第一电源电位移位至第三电源电位；第三电平移位装置，使其中一个电平被所述第二电平移位装置移位的时钟信号的另一电平从基准电位移位至第二电源电位；以及第二升压装置，包括根据高电平以及低电平已被所述第二以及第三电平移位装置移位的时钟信号进行转换的多个晶体管，以及分别连接于所述多个晶体管上的多个电容器，通过电荷泵工作，生成绝对值比第二电源电位还高的第三电源电位，并向所述第二电平移位装置和第三电平移位装置提供第三电源电位。

【技术特征摘要】
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【专利技术属性】
技术研发人员：小林弘典，山口寿，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：JP[日本]