半导体集成电路装置制造方法及图纸

半导体集成电路装置具有用于产生升压电压的升压电源电路、由该升压电压驱动的内部电路、以及接受升压电压来控制内部电路的控制电路。升压电源电路具有内部电路用的第一输出端子和控制电路用的第二输出端子。这里，以预定电平输出从第二端子输出的升压电压，而与第一端子输出的升压电压的变动无关。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体集成电路装置，尤其涉及在内部电路以及控制该内部电路的控制电路中使用通过升压电源电路升压的输出电压的半导体集成电路装置。
技术介绍
近年来，半导体集成电路装置被安装在各种各样的便携式设备上，并且其电源电压也被低电压化。并且，在以这样的低电压驱动的半导体集成电路装置中使用升压电源电路，并通过使用在这个升压电源电路中升压的输出电压来进行操作。然而，例如在DRAM(Dynamic Random Access Memory动态随机存储器)中，首先，电源一投入使用，升压电源电路就开始进行操作，而利用升压电源电路的输出电压的降压电源电路在所述升压的输出电压(升压电压)的电位达到预定电平之后才进行操作，从而将升压电压在降压电源电路中降压后施加给控制电路，由此通过该控制电路进行内部电路的复位(例如，产生缺陷的存储单元的冗余处理等)。并且，在DRAM以外的各种半导体集成电路装置中，也有对内部电路和控制该内部电路的控制电路使用在升压电源电路中升压的输出电压(升压电压)的情况。此外，除了对控制电路施加在降压电源电路中将升压电压降压后的电压的半导体集成电路装置之外，还有直接施加升压电压的半导体集成电路装置。在这样的内部降压电源的控制中使用升压电源的半导体集成电路装置(芯片)中，芯片内部的使用升压电压(升压电源电路的输出电压)的电路中例如存在由于制造上的原因导致的漏电时，就会有所述升压电源电路的输出电位不充分上升的情况。由此，例如在DRAM中，即使是在成为漏电原因的电路中设有冗余功能，从而可通过内部电路启动时的复位(电源启动复位)进行切断的电路，也会因不能进行复位而发生故障。此外，尽管也考虑在每个电路中设置多个升压电源电路，但在这种情况下，升压电源电路的元件数增多，专用面积也变大，因此并不是理想。关于以往的半导体集成电路装置及其存在的问题，将在后面参照附图来详细叙述。
技术实现思路
本专利技术就是鉴于上述的现有技术中存在的问题而完成的，其目的在于提供一种半导体集成电路装置，这样，根据本专利技术的半导体集成电路装置，即使在芯片内部(内部电路)发生了升压电压的漏电的情况下，也可以正确地进行初始化操作。根据本专利技术，提供一种半导体集成电路装置，其包括用于产生升压电压的升压电源电路、由该升压电压驱动的内部电路、以及接受所述升压电压来控制所述内部电路的控制电路，其特征在于，所述升压电源电路包括所述内部电路用的第一输出端子和所述控制电路用的第二输出端子。这里，本专利技术的半导体集成电路装置，例如具有对升压电压进行降压的降压电源电路，该降压电源电路对通过升压电源电路的第二输出端子而提供来的升压电压进行降压，并将降压后的电压(降压电压)施加给控制电路。在本专利技术中，为了对控制电路(降压电源电路)进行控制的升压电压而准备来自升压电源电路的专用的获取端子，从而通过将通向内部电路的升压电压(升压电源线)和通向控制电路的升压电压分开，使得例如即使在内部电路中存在升压电压的漏电，控制电路也能够正常进行操作来进行初始化。此外，由于仅在半导体集成电路装置进行初始化操作时进行所述升压电源的分离，所以可共有为各升压电压准备的稳定电容(平滑电容)，从而可减小安装面积。此外，通过在各升压电压的获取端子上正向设置二极管，可消除电流倒流。附图说明参照附图如下说明本专利技术。图1是简要示出作为半导体集成电路装置的一个示例的DRAM的框图；图2是简要示出图1的DRAM中存储单元的选择电路的一个示例的电路框图；图3是示出图2的选择电路中电平转换电路的一个示例的电路图；图4是与本专利技术有关的半导体集成电路装置的主要部分结构的示意框图；图5是作为与本专利技术有关的半导体集成电路装置的一个实施例的DRAM的示意框图；图6是与本专利技术有关的半导体集成电路装置中升压电源电路结构的示意框图；图7是示出图6中升压电源电路的一个示例的框图；图8是图7中升压电源电路的延迟电路的一个示例的示意图；图9是示出与本专利技术有关的半导体集成电路装置中升压电源电路的主要部分结构的第一实施例的电路图；图10是用于说明图9中升压电源电路的操作的概略波形图；图11是示出与本专利技术有关的半导体集成电路装置中升压电源电路的主要部分结构的第二实施例的电路图；图12是示出与本专利技术有关的半导体集成电路装置中升压电源电路的主要部分结构的第三实施例的电路图；并且，图13是示出与本专利技术有关的半导体集成电路装置中升压电源电路的主要部分结构的第四实施例的电路图。具体实施例方式在对与本专利技术有关的半导体集成电路装置的实施例进行说明之前，首先参照附图(图1～图3)详细说明以往的半导体集成电路装置及其存在的问题点。图1是简要示出作为半导体集成电路装置的一个示例的DRAM的框图，主要用于说明与本专利技术相关的现有DRAM的一部分。在图1中，参考标号100表示升压电源电路，2表示降压电源电路，30表示选择电路(控制电路)，4表示指令/地址译码电路，40表示指令/地址端子，5表示数据输入输出电路，50表示数据端子，6表示读出放大器，7表示存储单元。此外，参考标号VDD表示高电位电源电压(例如，1.8V±0.2V)，VSS表示低电位电源电压(例如，0V)，VPP表示升压电压(升压电源电路100的输出电压例如，3.2～3.6V)，VII表示降压电压(降压电源电路2的输出电压例如，1.6～1.8V)，BL表示位线，WL表示字线。来自外部的指令/地址信号，通过指令/地址端子40被供给指令/地址译码电路4，通过选择电路30选择与地址信号对应的字线WL，同时通过读出放大器6选择与地址信号对应的位线BL，从而对预定的存储单元7进行访问。从外部向对应于该地址信号而被访问的存储单元7的写入数据通过数据端子50、数据输入输出电路5以及写入放大器(读出放大器6)被提供给存储单元7，并且从存储单元7读出的数据通过读出放大器6、数据输入输出电路5以及数据端子50被输出到外部。选择电路30，除了上述通常的字线选择处理之外，还对下面要进行说明的产生缺陷的存储单元进行冗余处理。图2是简要示出图1的DRAM中存储单元的选择电路的一个示例的电路框图。如图2所示，选择电路30包括输入了地址信号ADD的地址信号用的电平转换电路311、输入了触发信号(指令信号允许信号)EN的指令信号用的电平转换电路312、放大电路321～323、p沟道MOS晶体管(pMOS晶体管)33及34、以及n沟道MOS晶体管(nMOS晶体管)35及36。这里，在电平转换电路311及312中施加升压电压VPP以及降压电压VII双方的电压。电平转换电路311用来通过放大电路321控制晶体管34及35，从而选择与地址信号ADD对应的字线WL。电平转换电路312用来通过放大电路322及323控制各自对应的晶体管33及36，从而触发选择电路30。即，根据从放大电路322输出的高电平“H”信号，nMOS晶体管35导通，同时根据从放大电路323输出的低电平“L”信号，nMOS晶体管36截止，进而从放大电路321输出的低电平“L”信号在晶体管34及35翻转，从而选择(高电平“H”)字线WL。图3是示出图2的选择电路中电平转换电路的一个示例的电路图。如图3所示，电平转换电路311(312)由多个pMOS晶体管3111～3116以及多个本文档来自技高网...

【技术保护点】
一种半导体集成电路装置，包括用于产生升压电压的升压电源电路、由该升压电压驱动的内部电路、以及接受所述升压电压来控制所述内部电路的控制电路，其特征在于，所述升压电源电路包括所述内部电路用的第一输出端子和所述控制电路用的第二输出端子。

【技术特征摘要】

【专利技术属性】
技术研发人员：山崎雅文，内田敏也，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]