用于测量HAR结构的形状偏差的FIB-SEM3D断层成像术制造技术

本发明专利技术涉及一种用于在半导体晶片的检查体积中检查半导体特征的3D断层成像检查方法。获得3D断层成像图像并且选择多个2D横截面图像。识别HAR结构的轮廓并且提取偏差参数。偏差参数描述制造误差，诸如位移、半径或直径偏差、面积或形状。面积或形状。面积或形状。

【技术实现步骤摘要】
【国外来华专利技术】用于测量HAR结构的形状偏差的FIB
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SEM 3D断层成像术


[0001]本专利技术涉及一种通过集成电路横截面测量的三维电路图案检查和测量技术。更具体地，本专利技术涉及获得集成半导体样品内的沟道或HAR结构的3D体积图像的方法，并且涉及对应的计算机程序产品和对应的半导体检查装置。该方法、计算机程序产品和装置可以用于通过使用扫描带电粒子显微镜对集成半导体样品内的沟道或HAR结构的形状或横截面、倾斜度或轨迹进行定量计量、缺陷检测、缺陷查核和检查。

技术介绍

[0002]半导体结构是最精细的人造结构之一，仅存在极少数缺陷。这些罕见的缺陷是缺陷检测或缺陷查核或定量计量装置正在寻找的特征。
[0003]制造的半导体结构基于现有知识。例如，在逻辑类型样品中，金属线平行于金属层或HAR(高纵横比)结构延伸，或者金属通孔垂直于金属层延伸。不同层中金属线之间的角度为0
°
或90
°
。另一方面，对于VNAND类型的结构，已知它们的横截面平均为球面。
[0004]集成半导体是通过平坦集成技术在硅基板上处理一系列层来制造的。每个层首先被平坦化，然后通过投射曝光设备在光刻过程中由图案进行结构化。光刻图案通过多种技术转印到硅层中，该多种技术包括蚀刻、沉积、掺杂或注入。垂直于层集合的横截面如图1所示。集成半导体50包括层54.1、54.2、
……
54.22的集合，它们通过平行于在xy方向上延伸的顶表面52的平坦集成技术制造。在最低层54.22外是半导体基板或晶片的体硅基板51，其整个深度未被示出。最低层54.22是其中硅基板中的掺杂结构58通过例如注入形成的层。在该层之上，用金属导体结构化的所谓的金属层的系列(例如金属层54.1、54.3
……
54.17
……
)与隔离层的系列交替，诸如隔离层54.2、54.4
……
。隔离层包括用于接触两个邻近金属层的互连体，例如金属层54.1中的金属结构56和金属层54.3中的金属结构之间的通孔55。最低的金属层包括栅极57的系列，在相邻隔离层中有接触体59。
[0005]随着z方向深度的增加，层中的最小特征尺寸变得更小。目前最低最临界层的最小特征尺寸或临界大小实际上在10nm以下，例如7nm或5nm，并且在不久的将来接近3nm以下。随着最小特征尺寸的小幅扩展，对层在x和y方向的横向放置的要求变得越来越苛刻。两层的横向覆盖准确度的量级典型地为两层中的最小特征尺寸的1/3。因此，最低层的横向对准必须在几纳米的量级，在不久的将来甚至低于1纳米。
[0006]图2示出了穿过半导体装置(诸如NAND存储器装置)的横截面的另一示例。在该例子中，几个支柱，例如由附图标记60指示的三个支柱，延伸穿过大量金属层和隔离层54.1
……
54.k
……
54.z的集合，并且建立垂直于这些层的导电连接。支柱60也称为HAR(高纵横比)结构，或有时称为接触沟道。虽然金属层内平行于表面52的金属结构是通过平坦制造技术的高精度一次制造的，但是支柱60由每个后续层中的大系列或小金属结构形成，彼此叠置。支柱因此可能遭受多种损坏，从而导致单独平坦层的处理误差以及后续平坦层之间的覆盖误差。然而，支柱内的误差或缺陷限制半导体装置的性能或可能引起这样的装置的故障。
[0007]用于分析集成半导体装置的现有技术目前正在使用2D成像方法。例如，例如通过离子束铣削由半导体装置形成薄切片或薄片，并且通过探针提取薄样品。薄片可以是所谓的“平坦视图”或“交叉视图(cross view)”——样品，可以是平行或垂直的集成半导体装置。通过例如扫描电子显微镜(SEM或STEM)或通过透射电子显微镜(TEM)进一步分析薄片。方法需要移除沟道或支柱前后的材料，这可能导致测量不精确。支柱、孔或沟道的部分可能已从薄切片上移除，并且从成像薄片中丢失。
[0008]另一方法是平行或垂直于集成半导体装置的单独相交平面的2D图像生成，其通过使用交叉束或双束装置进行铣削和成像来生成。然而，如上所述，HAR支柱或孔或沟道制造成的形状并不总是可预测或已知的。它们可能发生扭曲和弯曲并延伸到平坦2D相交点以外。2D技术无法捕获这些结构的真实路径或轨迹，以及这些结构的形状特性，因为HAR支柱或孔或沟道可能不限于平坦相交平面。接下来，用于2D成像的横截面表面可以通过称为垂幕(curtaining)的效果退化，使得横截面表面示出一些波纹，并且2D图像可以仅含有半导体结构的一部分。2D成像方法仅捕获其形状的一部分，其中它们与成像表面或薄切片体积相交。
[0009]最近，已经引入3D体积图像生成。3D体积图像通过横截面测量技术生成，利用带电粒子束系统对集成半导体进行切片和成像，以确定集成半导体内预先确定的体积的3D体积图像。这种横截面成像技术包括大量2D横截面图像的集合的生成和存储，以及2D横截面图像在体积内的配准以生成高精度的3D体积图像。带电粒子系统可以包括用于成像的电子显微镜(SEM)和用于切片的聚焦离子束系统(FIB)，或用于切片和成像的离子束系统。
[0010]因此，问题是确定支柱或孔的误差或缺陷或结构的偏差，包括支柱的内部结构。其他问题是从3D体积图像中以高准确度地确定支柱、支柱或孔的误差或缺陷。

技术实现思路

[0011]本专利技术的目的是提供一种获得支柱或HAR结构的3D体积图像的改进方法。特别是，该方法允许通过横截面图像的系列对支柱或HAR结构进行准确的3D重构。
[0012]本专利技术提供一种通过集成电路横截面测量对3D体积图像或HAR结构的3D形状进行高精度3D重构的方法，更具体地，提供一种用于获得HAR结构的3D体积图像的方法、计算机程序产品和设备。
[0013]该方法允许对HAR结构的横截面的直径和形状进行定量测量，以及确定集成电路内HAR结构的轨迹。此外，本专利技术提供了一种方法、计算机程序产品和设备，用于确定穿过集成半导体装置的沟道轨迹，以及以量级小于几个nm的高精度确定沟道轨迹与理想沟道轨迹的偏差。
[0014]在本专利技术的实施例中，集成半导体样品内的这样的支柱的3D形状经由横截面测量技术测量，利用带电粒子束系统对集成半导体进行切片和成像以确定集成半导体内预先确定的体积的3D体积图像。这样的横截面成像技术包括横截面图像的集合的生成和存储。带电粒子系统可以包括用于成像的电子显微镜(SEM)和用于切片的聚焦离子束系统(FIB)，或用于切片和成像的离子束系统。
[0015]3D存储器芯片(VNAND或3D RAM)由许多彼此平行延伸的支柱状结构构成，该支柱状结构有时被称为存储器沟道或“支柱”。根据实施例或本专利技术，可以通过利用FIB
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SEM
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显
微镜的横截面成像技术研究含有这样的3D存储器装置的样品。FIB(聚焦离子束)用于逐切片从探针上移除薄的材料层。在示例中，FIB被布置为使得切片垂直于支柱/沟道轴线取向，每个新的暴本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种分析集成半导体装置内的HAR结构集合的方法，包括：
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获得半导体样品的3D断层成像图像，
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从所述3D断层成像图像中选择2D横截面图像段的子集，每个子集包括HAR结构集合的横截面图像，
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识别所述2D横截面图像的子集中的所述HAR结构集合内的每个HAR结构的轮廓，
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从所述HAR结构集合的所述HAR结构的轮廓中提取偏差参数，
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分析所述偏差参数，其中，所述导出参数包括以下一者或多者：
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从理想位置的位移，
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半径或直径的偏差，
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与横截面面积的偏差，
‑
与横截面的形状的偏差。2.根据权利要求1所述的方法，其中，分析所述偏差参数的步骤包括对所述HAR结构集合中的至少一个HAR结构的至少一个偏差参数执行统计分析。3.根据权利要求1或2所述的方法，其中，与理想位置的位移的偏差参数包括HAR结构的倾斜或摆动。4.根据权利要求1至3中任一项所述的方法，其中，获得3D断层成像图像的步骤包括通过具有至少一个带电粒子光学柱的带电粒子显微镜获得所述3D断层成像图像。5.根据权利要求4所述的方法，其中，所述带电粒子显微镜包括聚焦离子束系统(FIB)和扫描电子显微镜(SEM)，它们相对于彼此以45
°
和90
°
之间的角度布置。6.根据权利要求1至5中任一项所述的方法，其中，识别每个HAR结构的至少一个轮廓的步骤包括图像处理、边缘检测或图案识别。7.根据权利要求1至6中任一项所述的方法，其中，分析所述偏差参数的步骤包括计算所述HAR结构集合中的至少一个HAR结构的至少一个偏差参数的最小值和最大值。8.根据权利要求1至7中任一项所述的方法，其中，所述提取偏差参数的步骤还包括至少计算两个相邻HAR结构之间的距离和所述两个相邻HAR结构之间的最小距离。9.根据权利要求1至8中任一项所述的方法，还包括检测和局部化所述HAR结构集合的至少一个HAR结构中的至少一个局部缺陷或夹杂物。10.根据权利要求1至9中任一项所述的方法，还包括利用高分辨率扫描电子显微镜进行图像采集以及识别和局部化至少一个HAR结构的内部结构，所述至少一个HAR结构包...

【专利技术属性】
技术研发人员：A布克斯鲍姆，A阿维谢，D克洛奇科夫，T科尔布，E弗卡，K李，
申请(专利权)人：卡尔蔡司SMT有限责任公司，
类型：发明
国别省市：