半导体器件制造技术

一种半导体器件包括：第一有源图案和第二有源图案，分别在衬底的第一有源区和第二有源区上；栅电极，在第一沟道图案和第二沟道图案上；有源接触，与第一源极/漏极图案和第二源极/漏极图案中的至少一个电连接；栅极接触，与栅电极电连接；第一金属层，在有源接触和栅极接触上，并包括第一电力线和第二电力线；以及第一栅极切割图案和第二栅极切割图案，在第一电力线和第二电力线下方。第一有源图案可以包括在一对第一源极/漏极图案之间的第一沟道图案。第二有源图案可以包括在一对第二源极/漏极图案之间的第二沟道图案。第一栅极切割图案和第二栅极切割图案可以分别覆盖第一沟道图案和第二沟道图案的最外侧表面。案和第二沟道图案的最外侧表面。案和第二沟道图案的最外侧表面。

【技术实现步骤摘要】
半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2020年11月13日在韩国知识产权局递交的韩国专利申请No.10
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2020
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0151739的优先权，其全部内容通过引用合并于此。


[0003]本公开涉及一种半导体器件，并且更具体地，涉及一种包括场效应晶体管的半导体器件和制造该半导体器件的方法。

技术介绍

[0004]由于半导体器件的小尺寸、多功能和/或低成本的特性，它们被认为是电子工业中的重要元件。半导体器件被分类为用于存储数据的半导体存储器件、用于处理数据的半导体逻辑器件以及包括存储器元件和逻辑元件在内的混合半导体器件。随着电子工业的进步，对具有改进特性的半导体器件的需求不断增加。例如，对具有高可靠性、高性能和/或多功能的半导体器件的需求不断增加。为了满足该需求，半导体器件的复杂性和/或集成密度正在增加。

技术实现思路

[0005]本专利技术构思的实施例提供了一种具有增加的集成密度和改进的电学特性的半导体器件和/或其制造方法。
[0006]根据本专利技术构思的实施例，一种半导体器件可以包括：衬底，包括第一有源区和第二有源区；在第一有源区上的第一有源图案，第一有源图案包括一对第一源极/漏极图案以及位于其间的第一沟道图案；在第二有源区上的第二有源图案，第二有源图案包括一对第二源极/漏极图案以及位于其间的第二沟道图案；在第一沟道图案和第二沟道图案上的栅电极；有源接触，与第一源极/漏极图案和第二源极/漏极图案中的至少一个电连接；栅极接触，与栅电极电连接；在有源接触和栅极接触上的第一金属层，第一金属层包括第一电力线和第二电力线；以及分别在第一电力线和第二电力线下方的第一栅极切割图案和第二栅极切割图案。第一栅极切割图案可以覆盖第一沟道图案的第一最外侧表面，以及第二栅极切割图案可以覆盖第二沟道图案的第二最外侧表面。
[0007]根据本专利技术构思的实施例，一种半导体器件可以包括：衬底，包括第一逻辑单元和第二逻辑单元，第一逻辑单元和第二逻辑单元在第一方向上彼此相邻；在第一逻辑单元上的第一有源图案，第一有源图案包括一对第一源极/漏极图案以及位于其间的第一沟道图案；在第二逻辑单元上的第二有源图案，第二有源图案包括一对第二源极/漏极图案以及位于其间的第二沟道图案；在第一沟道图案上的第一栅电极；在第二沟道图案上的第二栅电极；在第一逻辑单元与第二逻辑单元之间的边界上的栅极切割图案，栅极切割图案在第一栅电极和第二栅电极之间；有源接触，与第一源极/漏极图案和第二源极/漏极图案中的至少一个电连接；栅极接触，与第一栅电极电连接；以及堆叠在有源接触和栅极接触上的金属
层。栅极切割图案可以覆盖第一沟道图案的第一最外侧表面和第二沟道图案的第二最外侧表面。
[0008]根据本专利技术构思的实施例，一种半导体器件可以包括：衬底，包括逻辑单元，逻辑单元包括在第一方向上彼此间隔开的PMOSFET区域和NMOSFET区域，逻辑单元具有第一边界至第四边界，第一边界和第二边界在与第一方向交叉的第二方向上彼此相对，第三边界和第四边界在第一方向上彼此相对；在衬底上的器件隔离层，器件隔离层限定PMOSFET区域上的第一有源图案和NMOSFET区域上的第二有源图案，第一有源图案和第二有源图案沿第二方向延伸，第一有源图案和第二有源图案中的每一个的上部突出在器件隔离层上方；栅电极，横跨第一有源图案和第二有源图案，栅电极沿第一方向延伸；第一源极/漏极图案和第二源极/漏极图案，分别在第一有源图案的上部和第二有源图案的上部中，第一源极/漏极图案和第二源极/漏极图案中的每一个与栅电极的一侧相邻；在第一边界和第二边界中的至少一个上的分隔结构；第一栅极切割图案和第二栅极切割图案，分别在第三边界和第四边界上，栅电极的第一端与第一栅极切割图案接触，栅电极的第二端与第二栅极切割图案接触；栅极间隔物，在栅电极的至少一个侧表面上；栅极封盖图案，在栅电极的顶表面上；层间绝缘层，在栅极封盖图案上；有源接触，穿透所述层间绝缘层并与第一源极/漏极图案和第二源极/漏极图案中的至少一个电连接；栅极接触，穿透层间绝缘层和栅极封盖图案，并与栅电极电连接；第一金属层，在层间绝缘层上，第一金属层包括分别在第一栅极切割图案和第二栅极切割图案上的第一电力线和第二电力线，并且第一金属层包括第一电力线和第二电力线之间的第一互连线，第一互连线与有源接触和栅极接触电连接并分别与有源接触和栅极接触连接；以及第二金属层，在第一金属层上。第二金属层可以包括与第一金属层电连接的第二互连线。第一有源图案和第二有源图案中的每一个的上部可以包括彼此相对的第一侧表面和第二侧表面。第一栅极切割图案可以覆盖第一有源图案的第二侧表面，且第二栅极切割图案可以覆盖第二有源图案的第二侧表面。栅电极可以在第一有源图案的第一侧表面和第二有源图案的第一侧表面上。
附图说明
[0009]根据以下结合附图的简要描述，将更清楚地理解示例实施例。附图表示本文所述的非限制性示例实施例。
[0010]图1至图3是示出根据本专利技术构思的实施例的半导体器件的逻辑单元的构思图。
[0011]图4是示出根据本专利技术构思的实施例的半导体器件的平面图。
[0012]图5A至图5D分别是沿图4的线A
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A
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、B
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B
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、C
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C
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和D
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D
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截取的截面图。
[0013]图6是沿图4的线D
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D
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截取的截面图，以示出根据本专利技术构思的比较示例的半导体器件。
[0014]图7、图9、图11和图13是示出根据本专利技术构思的实施例的用于制造半导体器件的方法的平面图。
[0015]图8A、图10A、图12A和图14A分别是沿图7、图9、图11和图13的线A
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A
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截取的截面图。
[0016]图8B、图10B、图12B和图14B分别是沿图7、图9、图11和图13的线B
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B
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截取的截面图。
[0017]图10C、图12C和图14C分别是沿图7、图9、图11和图13的线C
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C
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截取的截面图。
[0018]图8C、图10D、图12D和图14D分别是沿图7、图9、图11和图13的线D
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D
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截取的截面图。
[0019]图15是沿图4的线D
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D
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截取的截面图，以示出根据本专利技术构思的实施例的半导体器件。
[0020]图16是示出图15的部分M的放大截面图。
[0021]图17、图18、图19和图20中的每一个均是沿图4的线D
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D
’
截取的截面图，以示出根据本专利技术构思的实施例的半导体器件。
[0022]图21A至图2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：衬底，包括第一有源区和第二有源区；第一有源图案，在所述第一有源区上，所述第一有源图案包括一对第一源极/漏极图案以及位于其间的第一沟道图案；第二有源图案，在所述第二有源区上，所述第二有源图案包括一对第二源极/漏极图案以及位于其间的第二沟道图案；栅电极，在所述第一沟道图案和所述第二沟道图案上；有源接触，与所述第一源极/漏极图案和所述第二源极/漏极图案中的至少一个电连接；栅极接触，与所述栅电极电连接；第一金属层，在所述有源接触和所述栅极接触上，所述第一金属层包括第一电力线和第二电力线；以及第一栅极切割图案和第二栅极切割图案，分别在所述第一电力线和所述第二电力线下方，其中，所述第一栅极切割图案覆盖所述第一沟道图案的第一最外侧表面，以及所述第二栅极切割图案覆盖所述第二沟道图案的第二最外侧表面。2.根据权利要求1所述的半导体器件，其中，所述栅电极的第一端接触所述第一栅极切割图案，所述栅电极的第二端接触所述第二栅极切割图案，所述栅电极具有从所述栅电极的第一端到所述栅电极的第二端的栅极长度，以及所述栅极长度与逻辑单元的单元高度成比例。3.根据权利要求1所述的半导体器件，其中，所述第一有源图案包括多个第一沟道图案，并且所述第一沟道图案被包括在所述多个第一沟道图案中，所述多个第一沟道图案之一包括第一侧表面和与所述第一侧表面相对的第二侧表面，所述多个第一沟道图案中的最外第一沟道图案包括第一最外侧表面和与所述第一最外侧表面相对的第三侧表面，以及所述栅电极在所述第一侧表面、所述第二侧表面和所述第三侧表面上。4.根据权利要求1所述的半导体器件，其中，所述第一沟道图案的顶表面包括：第一区域，与所述栅电极在竖直方向上交叠；以及第二区域，覆盖有所述第一栅极切割图案，其中，所述第一区域的宽度与所述第一沟道图案的宽度的比率在0.1至0.9的范围内。5.根据权利要求1所述的半导体器件，其中，所述栅电极包括在所述第一沟道图案上的第一栅电极和在所述第二沟道图案上的第二栅电极，以及所述第一栅电极的长度与所述第二栅电极的长度不同。6.根据权利要求5所述的半导体器件，还包括：第三栅极切割图案，在所述第一栅电极和所述第二栅电极之间，其中，所述第三栅极切割图案包括对所述衬底的所述第一有源区和所述第二有源区之间的
凹陷区域进行填充的隔离图案。7.根据权利要求5所述的半导体器件，其中，所述栅电极还包括桥电极，所述桥电极在所述第一栅电极和所述第二栅电极上，以将所述第一栅电极和所述第二栅电极彼此连接，以及所述栅极接触连接到所述桥电极。8.根据权利要求1所述的半导体器件，其中，所述第一沟道图案和所述第二沟道图案中的每一个包括半导体图案，所述半导体图案被堆叠并彼此在竖直方向上间隔开，以提供堆叠半导体图案，所述堆叠半导体图案中的每一个包括顶表面、底表面、第一侧表面以及与所述第一侧表面相对的第二侧表面，所述第一沟道图案的堆叠半导体图案的第二侧表面构成第一最外侧表面，以及所述第二沟道图案的堆叠半导体图案的第二侧表面构成第二最外侧表面。9.根据权利要求8所述的半导体器件，其中，所述第一栅极切割图案覆盖所述第一沟道图案的堆叠半导体图案的第二侧表面，以及所述第二栅极切割图案覆盖所述第二沟道图案的堆叠半导体图案的第二侧表面。10.根据权利要求8所述的半导体器件，其中，所述栅电极在所述堆叠半导体图案中的每一个的所述顶表面、所述底表面以及所述第一侧表面上。11.一种半导体器件，包括：衬底，包括第一逻辑单元和第二逻辑单元，所述第一逻辑单元和所述第二逻辑单元在第一方向上彼此相邻；第一有源图案，在所述第一逻辑单元上，所述第一有源图案包括一对第一源极/漏极图案以及位于其间的第一沟道图案；第二有源图案，在所述第二逻辑单元上，所述第二有源图案包括一对第二源极/漏极图案以及位于其间的第二沟道图案；第一栅电极，在所述第一沟道图案上；第二栅电极，在所述第二沟道图案上；栅极切割图案，在所述第一逻辑单元与所述第二逻辑单元之间的边界上，所述栅极切割图案在所述第一栅电极和所述第二栅电极之间；有源接触，与所述第一源极/漏极图案和所述第二源极/漏极图案中的至少一个电连接；栅极接触，与所述第一栅电极电连接；以及金属层，堆叠在所述有源接触和所述栅极接触上，其中，所述栅极切割图案覆盖所述第一沟道图案的第一最外侧表面和所述第二沟道图案的第二最外侧表面。12.根据权利要求11所述的半导体器件，其中，所述第一有源图案包括多个第一沟道图案，并且所述第一沟道图案被包括在所述多个第一沟...

【专利技术属性】
技术研发人员：赵槿汇，权相德，金大新，金洞院，朴容喜，赵学柱，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：