用于4T-SRAM单元的堆叠纳米片接入晶体管及其制备方法技术

本发明专利技术公开了一种堆叠纳米片接入晶体管及其制备方法，主要解决现有堆叠纳米片结构无法实现对器件阈值电压、开态驱动能力调整的问题，其包括衬底(1)和位于衬底上部两边的源漏区(3)，源漏区之间设有导通控制区，导通控制区自下而上设置有若干个堆叠的P型硅层(2)，每个堆叠的P型硅层两边为隔离侧墙(4)，隔离侧墙之间的P型硅层表面覆盖有栅介质层(21)，P型硅层的下层包裹有下层栅极(22)，未被下层栅极包裹的P型硅层上包裹有上层栅极(23)，上层栅极与下层栅极之间设有栅隔离层(24)。本发明专利技术能实现双栅极对堆叠纳米片结构的阈值电压以及开态驱动能力的调整，且制作工艺简单，可用于4管静态随机存储器。态随机存储器。态随机存储器。

【技术实现步骤摘要】
用于4T
‑
SRAM单元的堆叠纳米片接入晶体管及其制备方法


[0001]本专利技术属于微电子器件
，具体涉及一种堆叠纳米片接入晶体管，可用于4管静态随机存储器4T
‑
SRAM。

技术介绍

[0002]随着集成电路的发展，器件的特征尺寸在不断缩小。为了缓解由尺寸缩小而引起的一系列非理想效应，双栅场效应晶体管、鳍式场效应晶体管、纳米线场效应晶体管等先进结构被纷纷提出。图1所示的这种堆叠纳米片结构由于出色的栅控性能以及兼容的工艺流程，被认为是5nm以下工艺节点最具希望的候选器件。然而，由于这种器件特征尺寸的不断缩小也使得器件可靠性的问题越来越突出，研究人员很早就发现，器件在处于高温状态下的持续偏置状态时，会出现阈值电压上升、驱动电流下降等老化现象，造成偏压温度不稳定性，并且，在PMOS中出现的负偏压温度不稳定性要远比在NMOS中出现的正偏压温度不稳定性更加显著。
[0003]目前，在存储阵列中所广泛使用的6管静态随机存储器6TSRAM单元结构，如图2所示，其由4个NMOS管N3，N4，N5，N6以及2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于4T
‑
SRAM单元的的堆叠纳米片接入晶体管，包括衬底(1)和位于衬底上部两边的源漏区(3)，其特征在于：所述源漏区之间设有导通控制区，该导通控制区自下而上设置有若干个堆叠的P型硅层(2)，每个堆叠的P型硅层两边为隔离侧墙(4)，隔离侧墙之间的P型硅层表面覆盖有栅介质层(21)，P型硅层的下层包裹有下层栅极(22)，未被下层栅极包裹的P型硅层上包裹有上层栅极(23)，上层栅极(23)与下层栅极(22)设有栅隔离层(24)。2.根据权利要求1所述的晶体管，其特征在于，下层栅极所包裹的P型硅层(2)数量少于上层栅极所包裹的P型硅层(2)数量，且下层栅极所用的栅极材料金属功函数高于上层栅极所用的栅极材料的金属功函数，其功函数相差在0.2eV以上，下层栅极金属功函数为4.6eV～4.7eV,上层栅极功函数为4.4～4.5eV。3.根据权利要求1所述的晶体管，其特征在于，衬底(1)采用体硅或者绝缘层上硅。4.根据权利要求1所述的晶体管，其特征在于，隔离侧墙(4)材料采用氮化硅或氧化铝。5.根据权利要求1所述的晶体管，其特征在于，每个堆叠的P型硅层厚为5nm，长为10～15nm，所含掺杂材料为砷，掺杂浓度为2
×
10
17
cm
‑3～1
×
10
18
cm
‑3。6.根据权利要求1所述的晶体管，其特征在于，栅介质层包括二氧化硅薄膜和二氧化铪薄膜，二氧化硅薄膜厚度为0.6～0.7nm，二氧化铪薄膜浓度为1.6nm～1.8nm。7.一种应用于4T
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【专利技术属性】
技术研发人员：李聪，李高鹏，郭增光，成善霖，游海龙，庄奕琪，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：