半导体器件结构及其制备方法技术

本发明专利技术公开了一种半导体器件结构及其制备方法，半导体器件结构的制备方法包括：形成外延层；于所述外延层内形成沟槽；于所述沟槽内形成栅极结构；于所述外延层内形成阱区；于所述阱区内形成源区，所述源区位于所述栅极结构相对的两侧；于所述外延层的上表面形成源极金属层，所述源极金属层与所述源区相接触。替代传统技术在相邻沟槽之间通过接触孔将金属线与源区电连接，无需考虑接触孔和相邻沟槽之间的间距，即可实现源极金属层与阱区和源区电连接，相较于传统具有接触孔的原胞结构，器件尺寸缩小30％

【技术实现步骤摘要】
半导体器件结构及其制备方法


[0001]本专利技术涉及半导体
，尤其涉及一种半导体器件结构及其制备方法。

技术介绍

[0002]中低压Trench MOSFET在国内持续发展，得益于终端繁荣的持续需求，国内市场的需量逐年增长。低压沟槽MOSEF晶体管因原胞结构的尺寸较宽，管芯面积较大、比导通较高、导通损耗、开关损耗高及性价比偏低等不良特性，而现在随着低压沟槽MOSEFT的市场规模增加，同时市场对该类半导体功率器件的性价比有了新的要求：原胞尺寸缩小、器件管芯面积缩小、比导通电阻降低、导通和动态损耗降低、更好的节能特性及高性价比，能封在更小贴片封装形式中，适配于终端客户对终端产品的便携式的基本要求。
[0003]然而，传统低压沟槽MOS结构内，因存在专门的接触孔，接触孔与沟槽栅极的间隙等，使低压沟槽MOS结构的设计尺寸达到设计极限，无法继续缩小，同样原胞结构密度难以进一步缩小；并且较大的器件结构尺寸，制造成本较高。

技术实现思路

[0004]基于此，有必要针对上述
技术介绍
中的问题，提供一种半导体器件结构及其制备方法，舍弃传统结构使用接触孔将金属线与源区电连接，无需考虑接触孔与沟槽间距尺寸，设置间隔排布的体区和源区，源极金属层与源区接触，极大缩小半导体器件结构的尺寸，降低器件的面积尺寸和寄生电容，增加器件原胞结构的密度，降低比导通电阻，降低器件的制造成本，使器件适应于终端客户的小型化、轻量化和节能化。
[0005]为解决上述技术问题，本申请的第一方面提出一种半导体器件结构的制备方法，包括：
[0006]形成外延层；
[0007]于所述外延层内形成沟槽；
[0008]于所述沟槽内形成栅极结构；
[0009]于所述外延层内形成阱区；
[0010]于所述阱区内形成源区，所述源区位于所述栅极结构相对的两侧；
[0011]于所述外延层的上表面形成源极金属层，所述源极金属层与所述源区相接触。
[0012]于上述实施例中提供的半导体器件结构的制备方法中，在外延层内形成阱区，并在阱区的上表面形成源区，于外延层的上表面形成源极金属层，源极金属层与源区接触，替代传统技术在相邻沟槽之间通过接触孔将金属线与源区电连接，无需考虑接触孔和相邻沟槽之间的间距，即可实现源极金属层与阱区和源区电连接，相较于传统具有接触孔的原胞结构，器件尺寸缩小了30％
‑
50％，极大缩小源区的面积尺寸和寄生电容，提高器件原胞结构的密度和源区的电流密度，降低源区的比导通电阻，降低器件的制造成本，使器件适应于终端客户的小型化、轻量化和节能化。
[0013]在其中一个实施例中，所述源区的底部低于所述栅极结构的顶部，所述阱区的底
部高于所述栅极结构的底部。
[0014]在其中一个实施例中，所述于所述沟槽内形成栅极结构，包括：
[0015]于所述沟槽的表面及所述外延层的上表面形成栅氧化材料层；
[0016]于所述栅氧化材料层的表面形成栅极导电材料层，所述栅极导电材料层填满所述沟槽；
[0017]去除位于所述外延层上的栅极导电材料层，并对位于所述沟槽内的栅极导电材料层进行回刻，以形成栅极导电层。
[0018]在其中一个实施例中，所述于所述阱区内形成源区之后，还包括：
[0019]形成栅隔离氧化材料层，所述栅隔离氧化材料层覆盖所述栅氧化材料层并填满所述沟槽；
[0020]去除位于所述外延层上的栅隔离氧化材料层，并对位于所述沟槽内的栅隔离氧化材料层进行回刻，以形成栅隔离氧化层；所述源极金属层覆盖所述栅隔离氧化层，且填满所述沟槽。
[0021]在其中一个实施例中，所述于所述阱区内形成源区之后，且于所述外延层的上表面形成源极金属层之前，还包括：
[0022]于所述阱区内形成体区，所述体区位于所述栅极结构相对的两侧，且所述体区及所述源区沿所述栅极结构的长度方向交替间隔排布；
[0023]去除位于外延层上表面的栅氧化材料层及位于所述沟槽内的部分栅氧化材料层，以形成栅氧化层；所述栅氧化层与所述栅极导电层共同组成所述栅极结构。
[0024]在其中一个实施例中，所述源区与所述体区沿所述栅极结构的长度方向的宽度比为1
‑
10。
[0025]本申请的第二方面提出一种半导体器件结构，包括：
[0026]外延层；
[0027]沟槽，位于所述外延层内；
[0028]栅极结构，位于所述沟槽内；
[0029]阱区，位于所述外延层内；
[0030]源区，位于所述阱区内，且位于所述栅极结构的相对两侧；
[0031]源极金属层，位于所述外延层的上表面，且与所述源区接触。
[0032]在其中一个实施例中，所述源区的底部低于所述栅极结构的顶部，所述阱区的底部高于所述栅极结构的底部。
[0033]在其中一个实施例中，所述栅极结构包括栅氧化层及栅极导电层，所述栅氧化层位于所述沟槽的侧壁及底部；所述栅极导电层位于所述栅氧化层的表面。
[0034]在其中一个实施例中，还包括：
[0035]栅隔离氧化层，位于所述栅极导电层的上表面；
[0036]体区，位于所述阱区内，且位于所述栅极结构的相对两侧，所述体区及所述源区沿所述栅极结构的长度方向交替间隔排布。
[0037]在其中一个实施例中，所述源区与所述体区沿所述栅极结构的长度方向的宽度比为1
‑
10。
[0038]上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，
并可依照说明书的内容予以实施，以下以本专利技术的较佳实施例并配合附图详细说明如后。
附图说明
[0039]为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
[0040]图1为本申请一实施例中提供的一种半导体器件结构的制备方法的流程示意图；
[0041]图2为本申请一实施例中提供的形成沟槽的局部截面结构示意图；
[0042]图3为本申请一实施例中提供的形成栅氧化材料层的局部截面结构示意图；
[0043]图4为本申请一实施例中提供的形成栅极导电材料层的局部截面结构示意图；
[0044]图5为本申请一实施例中提供的形成栅极导电层的局部截面结构示意图；
[0045]图6为本申请一实施例中提供的形成阱区的局部截面结构示意图；
[0046]图7为本申请一实施例中提供的形成栅隔离氧化材料层的局部截面结构示意图；
[0047]图8为本申请一实施例中提供的形成栅隔离氧化层的局部截面结构示意图；
[0048]图9为本申请一实施例中提供的形成源区和体区后所得结构的俯视示意图；
[0049]图10为沿图9中的AA
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【技术保护点】

【技术特征摘要】
1.一种半导体器件结构的制备方法，其特征在于，包括：形成外延层；于所述外延层内形成沟槽；于所述沟槽内形成栅极结构；于所述外延层内形成阱区；于所述阱区内形成源区，所述源区位于所述栅极结构相对的两侧；于所述外延层的上表面形成源极金属层，所述源极金属层与所述源区相接触。2.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述源区的底部低于所述栅极结构的顶部，所述阱区的底部高于所述栅极结构的底部。3.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述于所述沟槽内形成栅极结构，包括：于所述沟槽的表面及所述外延层的上表面形成栅氧化材料层；于所述栅氧化材料层的表面形成栅极导电材料层，所述栅极导电材料层填满所述沟槽；去除位于所述外延层上的栅极导电材料层，并对位于所述沟槽内的栅极导电材料层进行回刻，以形成栅极导电层。4.根据权利要求3所述的半导体器件结构的制备方法，其特征在于，所述于所述阱区内形成源区之后，还包括：形成栅隔离氧化材料层，所述栅隔离氧化材料层覆盖所述栅氧化材料层并填满所述沟槽；去除位于所述外延层上的栅隔离氧化材料层，并对位于所述沟槽内的栅隔离氧化材料层进行回刻，以形成栅隔离氧化层；所述源极金属层覆盖所述栅隔离氧化层，且填满所述沟槽。5.根据权利要求4所述的半导体器件结构的制备方法，其特征在于，所述于所述阱区内形成源区之后，且于所述外延层的上表面形成源极金属层之前，还包括：于所述阱区内形成体区，所述体区位于所述栅极结构相对的...

【专利技术属性】
技术研发人员：李杰，张曌，刘玮，魏国栋，
申请(专利权)人：深圳深爱半导体股份有限公司，
类型：发明
国别省市：