【技术实现步骤摘要】
分离栅沟槽MOSFET的制造方法
[0001]本申请涉及集成电路
,特别是涉及一种分离栅沟槽MOSFET的制造方法。
技术介绍
[0002]现有分离栅沟槽MOSFET制造工艺主要分为两大工艺流派,一种具有上下结构的分离栅,一种具有两侧夹逼式的分离栅。前者相比后者可以达成更高的元胞密度,因此可以提供更高的电流密度,性能更好。
[0003]对于具有上下结构的分离栅的MOSFET,需要用到隔离材料来实现上下多晶硅的隔离。传统制造工艺中,以“氧化层+氮化硅+氧化层”ONO硬掩膜层为刻蚀阻挡层。在后续CMP工艺中,因为一些缺陷或者其他问题导致在部分区域无法将ONO硬掩膜层中的氮化硅上的氧化层完全除干净,氮化硅上的残留的氧化层会阻碍氮化硅的全剥离,导致进行氮化硅的全剥离的步骤之后仍有氮化硅残留。残留的氮化硅会在后续的工艺步骤中脱落,造成器件的剥离缺陷(peeling)。
[0004]同时,传统制造工艺中的源区注入在所有栅极均制作完毕后,需要再通过额外的光刻工艺形成图形化光刻胶层,然后以图形化光刻胶层作为注入阻挡部进行离子注入以形成源区,工艺流程复杂,生产效率较低。
技术实现思路
[0005]基于此,有必要针对现有技术中的技术问题提供一种分离栅沟槽MOSFET的制造方法。
[0006]一种分离栅沟槽MOSFET的制造方法,包括:
[0007]提供基底;
[0008]于所述基底的上表面形成图形化氧化物掩膜层,所述图形化氧化物掩膜层包括开口图形,所述开口图形定义出第一沟槽的 ...
【技术保护点】
【技术特征摘要】
1.一种分离栅沟槽MOSFET的制造方法,其特征在于,包括:提供基底;于所述基底的上表面形成图形化氧化物掩膜层,所述图形化氧化物掩膜层包括开口图形,所述开口图形定义出第一沟槽的形状及位置;基于所述图形化氧化物掩膜层图形化所述基底,以于所述基底内形成第一沟槽;于所述第一沟槽内形成第一栅氧化层和屏蔽栅极多晶硅,所述屏蔽栅极多晶硅的上表面低于所述基底的上表面,且所述第一栅氧化层形成于所述屏蔽栅极多晶硅与所述第一沟槽的内壁之间;形成隔离材料层,所述隔离材料层填充所述第一沟槽并覆盖所述基底;刻蚀所述隔离材料层,于所述第一沟槽的内部剩余部分隔离材料层以作为隔离结构,所述隔离结构的上表面低于所述基底的上表面;于所述第一沟槽内形成第二栅氧化层和栅极多晶硅,所述栅极多晶硅位于所述隔离结构的上表面,且所述第二栅氧化层形成于所述栅极多晶硅与所述第一沟槽的内壁之间;对所述基底进行离子注入,以于所述第一沟槽两侧形成源区。2.根据权利要求1所述的分离栅沟槽MOSFET的制造方法,其特征在于,所述刻蚀所述隔离材料层,于所述第一沟槽的内部剩余部分隔离材料层以作为隔离结构的同时,还于所述第一沟槽的外部剩余部分隔离材料层以作为自对准图形结构,所述自对准图形结构与所述第一沟槽间隔设置;所述对所述基底进行离子注入,以于所述第一沟槽两侧形成源区,包括:基于所述自对准图形结构对所述基底进行离子注入,以于所述第一沟槽两侧形成源区。3.根据权利要求1或2所述的分离栅沟槽MOSFET的制造方法,其特征在于,刻蚀去除部分所述隔离材料层前,所述第一沟槽的内部的所述隔离材料层的厚度大小为T1;刻蚀去除部分所述隔离材料层后,所述第一沟槽的内部的隔离结构的厚度大小为T2;所述第一沟槽的沟槽开口宽度为W;T1>T2+0.5W。4.根据权利要求1所述的分离栅沟槽MOSFET的制造方法,其特征在于,所述于所述第一沟槽内形成第一栅氧化层和屏蔽栅极多晶硅,所述屏蔽栅极多晶硅的上表面低于所述基底的上表面,且所述第一栅氧化层形成于所述屏蔽栅极多晶硅与所述第一沟槽的内壁之间,包括:去除所述图形化氧化物掩膜层;于所述基底的上表面、所述第一沟槽的内壁形成第一氧化材料层;于所述第一沟槽内填充屏蔽栅极多晶硅材料层;对所述屏蔽栅极多晶硅材料层进行回刻,以形成所述屏蔽栅极多晶硅,所述屏蔽栅极多晶硅的上表面低于所述基底的上表面;对所述第一氧化材料层进行刻蚀,以形成所述第一栅氧化层,且所述第一栅氧化层形成于所述屏蔽栅极多晶硅与所述第一沟槽的内壁之间。5.根据权利要求1或4所述的分离栅沟槽MOSFET的制造方法,其特征在于,所述形成隔
离材料层,所述隔离材料层填充所述第一沟槽并覆盖所述基底之前,还包括:对所述屏蔽栅极多晶硅进行补充刻蚀,以消除所述屏蔽栅极多晶硅的上表面与所述第一栅氧化层之间的台阶差。6.根据权利要求4所述的分离栅沟槽MOSFET的制造方法,其特征在于,所述对所述屏蔽栅极多晶硅材料层进行回刻,以形成所述屏蔽栅极多晶硅,所述屏蔽栅极多晶硅的上表面...
【专利技术属性】
技术研发人员:卞铮,肖魁,方冬,
申请(专利权)人:无锡华润上华科技有限公司,
类型:发明
国别省市:
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