非易失性存储器件制造技术

一种非易失性存储器件包括：第一存储区和第二存储区，第一存储区包括第一存储单元和第一模拟电路，第二存储区包括第二存储单元和第二模拟电路；控制逻辑电路，其确定模拟电路的开启/关闭状态，其中，处于开启状态的每个模拟电路将外部电源电压转换为用于每个存储单元的操作的内部工作电压；以及输入/输出电路，其选择用于使用内部工作电压执行数据输入/输出的输入/输出存储区，其中，第一存储单元和第二存储单元的数据输入/输出被顺序地执行，并且当第一存储单元的数据输入/输出被执行时，第一模拟电路和第二模拟电路的每一者中的至少一个一起被开启。一个一起被开启。一个一起被开启。

【技术实现步骤摘要】
非易失性存储器件
[0001]相关申请的交叉引用
[0002]本专利申请要求于2020年10月14日向韩国知识产权局提交的韩国专利申请No.10
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2020
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0132576的优先权的权益，其公开内容通过引用整体并入本文。


[0003]本专利技术构思涉及非易失性存储器件。

技术介绍

[0004]诸如闪存器件的非易失性存储器件可以使用外部电源工作。非易失性存储器件可以使用内部电压控制(IVC)驱动器将外部电源电压转换为内部工作电压。非易失性存储器件可以被划分为多个存储阵列片(MAT，memory array tile)，并且每个MAT可以与多个IVC驱动器之一相关联。现有的非易失性存储器件开启所有MAT的IVC驱动器，而不管MAT实际操作如何。近来，非易失性存储器件已被设计为具有增大的数据输入/输出速度以及提高的集成度以在短时间内处理大量数据。因此，MAT的操作所需的IVC驱动器的数量增加，并且同时发生不必要的电流消耗。

技术实现思路

[0005]本专利技术构思的至少一个示例性实施例提供了一种非易失性存储器件，所述非易失性存储器件根据在数据输入/输出操作期间计数的地址选择性地开启IVC驱动器。所述非易失性存储器件可以在数据输入/输出期间使用减少的电流量工作并且具有改进的性能。
[0006]根据本专利技术构思的示例性实施例，一种非易失性存储器件包括：第一存储区，所述第一存储区包括多个第一存储单元和多个第一模拟电路；第二存储区，所述第二存储区包括多个第二存储单元和多个第二模拟电路；控制逻辑电路，所述控制逻辑电路基于从外部存储器控制器施加的外部信号来确定是开启还是关闭所述多个第一模拟电路和所述多个第二模拟电路，其中，所述多个第一模拟电路和所述多个第二模拟电路中的每个模拟电路在被开启时将外部电源电压转换为用于所述多个第一存储单元和所述多个第二存储单元中的每个存储单元的操作的内部工作电压；以及输入/输出电路，所述输入/输出电路选择使用所述内部工作电压执行数据输入/输出的输入/输出存储区。所述多个第一存储单元的数据输入/输出和所述多个第二存储单元的数据输入/输出被顺序地执行，并且当所述多个第一存储单元的数据输入/输出被执行时，所述多个第二模拟电路中的至少一个第二模拟电路与所述多个第一模拟电路的至少一个第一模拟电路一起被开启。
[0007]根据本专利技术构思的示例性实施例，一种非易失性存储器件包括：半导体衬底；第一存储区，所述第一存储区沿着与所述半导体衬底的上表面垂直的第一方向设置在所述半导体衬底上；第二存储区，所述第二存储区设置为沿着与所述半导体衬底的所述上表面平行的第二方向与所述第一存储区相邻；第三存储区，所述第三存储区设置为沿着与所述半导体衬底的所述上表面平行并且与所述第二方向垂直的第三方向与所述第一存储区相邻；第
四存储区，所述第四存储区设置为沿着所述第三方向与所述第二存储区相邻并且沿着所述第二方向与所述第三存储区相邻；以及焊盘区，所述焊盘区设置在所述第一存储区和所述第二存储区的侧表面上并且用于向多个模拟电路传送通过电源焊盘施加的外部电源电压，所述多个模拟电路用于将所述外部电源电压转换为内部工作电压。所述多个模拟电路根据在其中执行数据输入/输出的存储区被选择性地开启。当所述第三存储区或所述第四存储区中包括的所述多个模拟电路开启时，所述第一存储区或所述第二存储区的至少一个存储区中包括的所述多个模拟电路一起被开启。
[0008]根据本专利技术构思的示例性实施例，非易失性存储器件包括存储单元阵列、多个模拟电路、地址译码器和控制逻辑电路。所述存储单元阵列包括各自具有多个存储单元的多个存储区。所述多个模拟电路分别设置为与所述多个存储区相邻，并且用于将外部电源电压转换为内部工作电压。所述地址译码器输出用于确定输入/输出存储区的地址，所述输入/输出存储区包括所述多个存储单元中的在其中输入/输出数据的多个输入/输出存储单元。所述控制逻辑电路基于所述地址仅选择所述多个存储区的一部分作为选定存储区，并且选择性地开启与所述选定存储区相对应的所述多个模拟电路中的至少一个模拟电路。所述选定存储区包括：所述输入/输出存储区、以及在所述输入/输出存储区的数据被输入/输出之后在其中执行数据输入/输出的预备输入/输出存储区。
附图说明
[0009]从以下结合附图的详细描述中将更清楚地理解本专利技术构思，其中：
[0010]图1是示出了根据本专利技术构思的示例性实施例的包括存储器件的存储系统的框图。
[0011]图2是示出了根据本专利技术构思的示例性实施例的包括存储器件的存储系统的框图。
[0012]图3是示出了根据本专利技术构思的示例性实施例的存储器件的框图。
[0013]图4是示出了根据本专利技术构思的示例性实施例的存储器件的示意性平面图。
[0014]图5是示出了根据本专利技术构思的示例性实施例的包括在存储器件中的IVC驱动器的视图。
[0015]图6是示出了根据本专利技术构思的示例性实施例的存储器件的数据输入/输出操作的视图。
[0016]图7是示出了根据本专利技术构思的示例性实施例的存储器件的数据输入/输出操作的流程图。
[0017]图8是示出了通用存储器件的数据输入/输出操作的视图。
[0018]图9是示出了根据本专利技术构思的示例性实施例的存储器件的数据输入/输出操作的视图。
[0019]图10是示出了根据本专利技术构思的示例性实施例的存储器件的数据输入/输出操作的视图。
[0020]图11至图24是示出了根据图9和图10中示出的实施例的存储器件的操作的平面图。
[0021]图25是示出了根据本专利技术构思的示例性实施例的可应用于存储器件的BVNAND结
构的视图。
具体实施方式
[0022]在下文中，将参考附图描述本专利技术构思的示例性实施例。
[0023]图1是示出了根据本专利技术构思的实施例的包括存储器件的存储系统的框图。
[0024]参考图1，存储系统1包括存储器控制器10(例如，控制电路)和存储器件20。存储系统1可以支持多个通道CH1至CHm，并且存储器控制器10和存储器件20可以通过多个通道CH1至CHm连接。例如，存储系统1可以被实现为诸如固态硬盘(SSD)的存储设备。
[0025]存储器控制器10可以通过多个通道CH1至CHm向存储器件20发送信号以及从存储器件20接收信号。例如，存储器控制器10可以通过通道CH1至CHm向存储器件20发送命令CMDa至CMDm、地址ADDRa至ADDRm以及数据DATAa至DATAm，或者可以从存储器件20接收数据DATAa至DATAm。
[0026]存储器件20可以包括多个非易失性存储器件NVM11至NVMmn。非易失性存储器件NVM11至NVMmn中的每个可以通过与其相对应的路(way)连接到多个通道CH1至CHm之一。例如，非易失性存储器件NVM11至NVM1n可以通过路W11至W1n连接到第一通道CH1，非易失性存储器件NV本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器件，所述非易失性存储器件包括：第一存储区，所述第一存储区包括多个第一存储单元和多个第一模拟电路；第二存储区，所述第二存储区包括多个第二存储单元和多个第二模拟电路；控制逻辑电路，所述控制逻辑电路基于从外部存储器控制器施加的外部信号来确定是开启还是关闭所述多个第一模拟电路和所述多个第二模拟电路，其中，所述多个第一模拟电路和所述多个第二模拟电路中的每个模拟电路在被开启时将外部电源电压转换为用于所述多个第一存储单元和所述多个第二存储单元中的每个存储单元的操作的内部工作电压；以及输入/输出电路，所述输入/输出电路选择使用所述内部工作电压执行数据输入/输出的输入/输出存储区，其中，所述多个第一存储单元的数据输入/输出和所述多个第二存储单元的数据输入/输出被顺序地执行，并且当所述多个第一存储单元的数据输入/输出被执行时，所述多个第二模拟电路中的至少一个第二模拟电路与所述多个第一模拟电路的至少一个第一模拟电路一起被开启。2.根据权利要求1所述的非易失性存储器件，其中，所述多个第一存储单元和所述多个第二存储单元的数据输入/输出的时段包括第一时段以及在所述第一时段之后的第二时段，在所述第一时段中数据输入/输出信号被激活，在所述第二时段中所述数据输入/输出信号被去激活，并且在所述第一时段和所述第二时段中，从所述外部存储器控制器接收的芯片使能信号处于使能状态。3.根据权利要求1所述的非易失性存储器件，还包括：第三存储区，所述第三存储区包括多个第三存储单元和多个第三模拟电路；以及第四存储区，所述第四存储区包括多个第四存储单元和多个第四模拟电路，其中，分别包括在所述第一存储区至所述第四存储区中的所述多个第一存储单元至所述多个第四存储单元的数据输入/输出操作包括：顺序地输入/输出数据的第一时段以及在所述第一时段之后的第二时段，其中，所述第一时段包括分别对应于所述第一存储区至所述第四存储区的多个子时段。4.根据权利要求3所述的非易失性存储器件，其中，在所述多个子时段中，分别对应于所述多个子时段的输入/输出存储区中包括的多个输入/输出模拟电路中的至少一个输入/输出模拟电路被开启，并且所述输入/输出存储区中包括的多个输入/输出存储单元的数据输入/输出被执行。5.根据权利要求4所述的非易失性存储器件，其中，所述多个输入/输出模拟电路中被开启的输入/输出模拟电路的数量是基于所述输入/输出存储区的操作被确定的。6.根据权利要求3所述的非易失性存储器件，其中，在对应于所述第一存储区的第一子时段中，所述多个第三模拟电路中的至少一个第三模拟电路进一步与所述多个第一模拟电路中的至少一个第一模拟电路和所述多个第二模拟电路中的至少一个第二模拟电路一起被开启。7.根据权利要求3所述的非易失性存储器件，其中，在对应于所述第二存储区的第二子
时段中，所述多个第一模拟电路中的至少一个第一模拟电路进一步与所述多个第二模拟电路中的至少一个第二模拟电路和所述多个第三模拟电路的至少一个第三模拟电路一起被开启。8.根据权利要求3所述的非易失性存储器件，其中，在对应于所述第三存储区的第三子时段中，所述多个第一模拟电路中的至少一个第一模拟电路进一步与所述多个第三模拟电路中的至少一个第三模拟电路和所述多个第四模拟电路中的至少一个第四模拟电路一起被开启。9.根据权利要求8所述的非易失性存储器件，其中，在所述第三子时段中，所述多个第二模拟电路中的至少一个第二模拟电路进一步被开启。10.根据权利要求3所述的非易失性存储器件，其中，在对应于所述第四存储区的第四子时段中，所述第二存储区中包括的所述多个第二模拟电路中的至少一个第二模拟电路进一步与所述多个第四模拟电路中的至少一个第四模拟电路一起被开启。11.根据权利要求10所述的非易失性存储器件，其中，在所...

【专利技术属性】
技术研发人员：郑凤吉，申东珍，梁万在，李炳善，张东洙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：