擦除存储器制造技术

操作存储器的方法和被配置为执行类似方法的存储器可包含：将正第一电压电平施加到选择性地连接到串联连接的存储器单元串的第一节点，同时将负第二电压电平施加到连接在所述第一节点与所述串联连接的存储器单元串之间的晶体管的控制栅极；以及将施加到所述第一节点的所述电压电平增加到第三电压电平，同时将施加到所述晶体管的所述控制栅极的所述电压电平增加到低于所述第三电压电平且高于所述第一电压电平的第四电压电平。第一电压电平的第四电压电平。第一电压电平的第四电压电平。

【技术实现步骤摘要】
【国外来华专利技术】擦除存储器


[0001]本公开总体上涉及存储器，并且具体地，在一或多个实施例中，本公开涉及擦除存储器单元。

技术介绍

[0002]存储器装置通常被提供为计算机或其它电子系统中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
[0003]快闪存储器已发展成为用于广泛范围的电子应用的非易失性存储器的流行来源。快闪存储器通常使用允许有高存储器密度、高可靠性和低功耗的单晶体管存储器单元。存储器单元的阈值电压(Vt)的变化通过对电荷存储结构(例如，浮动栅极或电荷陷阱)的编程(其通常称为写入)或其它物理现象(例如，相变或极化)来确定每个存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话和可移除存储器模块，并且非易失性存储器的用途继续扩展。
[0004]NAND快闪存储器是常见类型的所谓逻辑形式的快闪存储器装置，其中布置有基本存储器单元配置。通常，NAND快闪存储器的存储器单元阵列被布置为使得阵列的行的每个存储器单元的控制栅极连接在一起以形成存取线，诸如字线。阵列的列包含一起串联连接在一对选择门(例如，源极选择晶体管与漏极选择晶体管)之间的存储器单元串(通常称为NAND串)。每个源极选择晶体管可以连接到源极，而每个漏极选择晶体管可连接到数据线，诸如列位线。已知在存储器单元串与源极之间和/或在存储器单元串与数据线之间使用多于一个选择门的变型。
[0005]存储器单元通常在其被编程到期望数据状态之前被擦除。例如，可以首先擦除特定的存储器单元块的存储器单元，然后选择性地对其进行编程。对于NAND阵列，通常通过将块中的所有存取线(例如，字线)接地并(例如，通过数据线和源极连接)将擦除电压施加到存储器单元的沟道区域以便移除可能存储在存储器单元块的数据存储结构(例如，浮动栅极或电荷陷阱)上的电荷来擦除存储器单元块。在完成擦除操作之前，典型的擦除电压可能是大约20V或更高。
附图说明
[0006]图1是根据实施例的与作为电子系统的一部分的处理器通信的存储器的简化框图。
[0007]图2A至2B是可以用于参考图1描述的类型的存储器中的存储器单元阵列的各部分的示意图。
[0008]图3是可以用于参考图1描述的类型的存储器的串联连接的存储器单元串的横截面视图。
[0009]图4A概念性地示出了用于生成相关技术的GIDL电流的电压电平的波形。
[0010]图4B概念性地描绘了根据实施例的用于生成GIDL电流的电压电平的波形。
[0011]图5是对用于与各种实施例一起使用的斜坡电压电平的描绘。
[0012]图6是与各种实施例一起使用的用于生成图5中描绘的类型的斜坡电压电平的电压生成系统的框图。
[0013]图7A概念性地描绘了根据另一实施例的用于生成GIDL电流的电压电平的波形。
[0014]图7B概念性地描绘了根据进一步实施例的用于生成GIDL电流的电压电平的波形。
[0015]图8是根据实施例的操作存储器的方法的流程图。
[0016]图9是根据另一实施例的操作存储器的方法的流程图。
[0017]图10是根据进一步实施例的操作存储器的方法的流程图。
[0018]图11是根据又一实施例的操作存储器的方法的流程图。
具体实施方式
[0019]在以下详细描述中，参考附图，这些附图形成该描述的一部分并且在其中通过说明的方式示出了特定实施例。在附图中，相同的附图标记在几个视图中描述基本类似部件。可以利用其它实施例，并且可以在不脱离本公开的范围的情况下作出结构、逻辑和电改变。除非明确定义，否则各图的元件、波形和/或其它表示可以不按比例绘制。因此，以下详细描述不应被认为是限制性的。
[0020]本文描述的术语“半导体”可以指代例如材料层、晶片或衬底，并且包含任何基础半导体结构。“半导体”应当被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂的半导体、由基础半导体结构支撑的外延硅层，以及本领域技术人员充分已知的其它半导体结构。此外，当在以下描述中提及半导体时，可能已经利用先前的工艺步骤在基础半导体结构中形成区域/结，并且术语半导体可以包含含有此类区域/结的底层。
[0021]除非上下文另有说明，否则如本文使用的术语“导电性的”以及其各种相关形式(例如，导电(conduct)、导电性地、导电(conducting)、导电(conduction)、导电性等)是指导电。类似地，除非上下文另有说明，否则如本文使用的术语“连接”及其各种相关形式(例如，连接(connect)、被连接、连接(connection)等)是指电连接。
[0022]图1是根据实施例的呈存储器(例如，存储器装置)100的形式的第一设备的简化框图，该第一设备与作为呈电子系统形式的第三设备的一部分的呈处理器130的形式的第二设备进行通信。电子系统的一些示例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话等。处理器130(例如，存储器装置100外部的控制器)可以是存储器控制器或其它外部主机装置。
[0023]存储器装置100包含逻辑布置成行和列的存储器单元104的阵列。逻辑行的存储器单元通常连接到同一存取线(通常称为字线)，而逻辑列的存储单元通常选择性地连接到同一数据线(通常称为位线)。单条存取线可以与存储器单元的多于一个逻辑行相关联，并且单条数据线可以与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未示出)能够被编程为至少两个目标数据状态中的一个。
[0024]提供行解码电路108和列解码电路110以对地址信号进行解码。接收地址信号并对
其进行解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理对存储器装置100的命令、地址和数据的输入以及来自存储器装置100的数据和状态信息的输出。地址寄存器114与I/O控制电路112和行解码电路108以及列解码电路110进行通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112和控制逻辑116进行通信以锁存输入命令。
[0025]控制器(例如，存储装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取并且生成外部处理器130的状态信息，即，控制逻辑116被配置为对存储器单元阵列104执行存取操作(例如，感测操作[其可以包含读取操作和验证操作]、编程操作和/或擦除操作)，并且可能被配置为执行根据实施例的方法。控制逻辑116与行解码电路108和列解码电路110进行通信以响应于地址而控制行解码电路108和列本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种操作存储器的方法，其包括：将正第一电压电平施加到选择性地连接到串联连接的存储器单元串的第一节点，同时将负第二电压电平施加到连接在所述第一节点与所述串联连接的存储器单元串之间的晶体管的控制栅极；以及将施加到所述第一节点的所述电压电平增加到第三电压电平，同时将施加到所述晶体管的所述控制栅极的所述电压电平增加到低于所述第三电压电平且高于所述第一电压电平的第四电压电平。2.根据权利要求1所述的方法，其还包括：当施加到所述第一节点的所述电压电平处于所述第三电压电平时，将预期从所述存储器单元的数据存储结构移除电荷的电压电平施加到所述串联连接的存储器单元串的存储器单元的控制栅极。3.根据权利要求2所述的方法，其还包括在将施加到所述第一节点的所述电压电平增加到所述第三电压电平之前将所述电压电平施加到所述存储器单元的所述控制栅极。4.根据权利要求1所述的方法，其中所述第一电压电平与所述第二电压电平之间的电压差等于所述第三电压电平与所述第四电压电平之间的电压差。5.根据权利要求4所述的方法，其中所述第一电压电平与所述第二电压电平之间的所述电压差等于足以产生通过所述晶体管的栅致漏极泄漏(GIDL)电流的电压差。6.根据权利要求4所述的方法，其中将施加到所述第一节点的所述电压电平增加到所述第三电压电平具有特定持续时间，并且其中将施加到所述晶体管的所述控制栅极的所述电压电平增加到所述第四电压电平具有所述特定持续时间。7.根据权利要求1所述的方法，其中增加施加到所述第一节点的所述电压电平和增加施加到所述晶体管的所述控制栅极的所述电压电平包括以特定速率增加施加到所述第一节点的所述电压电平和以所述特定速率增加施加到所述晶体管的所述控制栅极的所述电压电平。8.根据权利要求7所述的方法，其中以所述特定速率增加施加到所述第一节点的所述电压电平和以所述特定速率增加施加到所述晶体管的所述控制栅极的所述电压电平还包括以可变速率增加施加到所述第一节点的所述电压电平和增加施加到所述晶体管的所述控制栅极的所述电压电平。9.根据权利要求1所述的方法，其中将施加到所述第一节点的所述电压电平增加到所述第三电压电平包括使用第一多个电压电平阶跃变化将施加到所述第一节点的所述电压电平增加到所述第三电压电平，并且其中将施加到所述晶体管的所述控制栅极的所述电压电平增加到所述第四电压电平包括使用第二多个电压电平阶跃变化将施加到所述晶体管的所述控制栅极的所述电压电平增加到所述第四电压电平。10.根据权利要求1所述的方法，其还包括：将正第五电压电平施加到选择性地连接到所述串联连接的存储器单元串的第二节点，同时将负第六电压电平施加到连接在所述第二节点与所述串联连接的存储器单元串之间的晶体管的控制栅极；以及将施加到所述第二节点的所述电压电平增加到第七电压电平，同时将施加到连接到所述第二节点的所述晶体管的所述控制栅极的所述电压电平增加到低于所述第七电压电平
且高于所述第五电压电平的第八电压电平。11.根据权利要求10所述的方法，其中所述第五电压电平等于所述第一电压电平，所述第六电压电平等于所述第二电压电平，所述第七电压电平等于所述第三电压电平，并且所述第八电压电平等于所述第四电压电平。12.一种操作存储器的方法，其包括：将负第一电压电平施加到连接在第一节点与串联连接的存储器单元串之间的晶体管的控制栅极；以特定速率增加施加到所述第一节点的电压电平，同时以所述特定速率增加施加到所述晶体管的所述控制栅极的所述电压电平；以及当施加到所述第一节点的所述电压电平达到特定电压电平时，停止增加施加到所述第一节点的所述电压电平并停止增加施加到所述晶体管的所述控制栅极的所述电压电平。13.根据权利要求12所述的方法，其还包括：当施加到所述第一节点的所述电压电平处于所述特定电压电平时，将预期从所述存储器单元的数据存储结构移除电荷的电压电平施加到所述串联连接的存储器单元串的存储器单元的控制栅极。14.根据权利要求13所述的方法，其还包括在施加到所述第一节点并以所述特定速率增加的所述电压电平达到所述特定电压电平之前将所述电压电平施加到所述存储器单元的所述控制栅极。15.根据权利要求12所述的方法，其中将所述负第一电压电平施加到连接在所述第一节点与所述串联连接的存储器单元串之间的所述晶体管的所述控制栅极包括将所述负第一电压电平施加到连接在所述串联连接的存储器单元串与特定节点之间的晶体管的控制栅极，所述特定节点选自由选择性地连接到所述串联连接的存储器单元串的源极和选择性地连接到所述串联连接的存储器单元串的数据线组成的群组。16.根据权利要求12所述的方法，其中将所述负第一电压电平施加到所述晶体管的所述控制栅极包括将施加到所述晶体管的所述控制栅极的所述电压电平从初始电压电平减小到所述第一电压电平，并且其中所述方法还包括：将施加到所述第一节点的电压电平从所述初始电压电平增加到第二电压电平，同时将施加到所述晶体管的所述控制栅极的所述电压电平从所述初始电压电平减小到所述第一电压电平。17.根据权利要求12所述的方法，其中将所述负第一电压电平施加到所述晶体管的所述控制栅极包括将施加到所述晶体管的所述控制栅极的所述电压电平从初始电压电平减小到所述第一电压电平，并且其中所述方法还包括：将施加到所述第一节点的电压...

【专利技术属性】
技术研发人员：G，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：