具有垂直浮空场板的LDMOS晶体管及其制备方法技术

本发明专利技术提供一种具有垂直浮空场板的LDMOS晶体管及其制备方法，垂直浮空场板中包括浮空场板多晶硅层及叠层结构，叠层结构包括交替层叠的绝缘材料层及铁电材料层，且叠层结构的最外层及最内层均为绝缘材料层；本发明专利技术在具有较小尺寸的垂直浮空场板中，通过设置具有极化作用的铁电材料层，可使得：关态时，铁电材料层的极化作用能够增强“电荷共享”效应，以获得更高的击穿电压；通态时，铁电材料层的极化作用可在漂移区诱导更多的电子，以降低导通电阻，从而实现在提高击穿电压的同时有效降低导通电阻。阻。阻。

【技术实现步骤摘要】
具有垂直浮空场板的LDMOS晶体管及其制备方法


[0001]本专利技术属于功率半导体领域，涉及一种具有垂直浮空场板的LDMOS晶体管及其制备方法。

技术介绍

[0002]功率半导体器件由于具有输入阻抗高、损耗低、开关速度快、安全工作区宽等特性，已被广泛应用于消费电子、计算机、网络通信、LED显示屏以及电子照明等多个方面。
[0003]在功率器件应用中，由于DMOS(Double Diffused Metal Oxide Semiconductor)技术采用垂直器件结构(如垂直NPN双极晶体管)，因此具有很多优点，包括高电流驱动能力、低导通电阻(R
on
)和高击穿电压(BV)等。DMOS晶体管主要有两种类型：垂直双扩散金属氧化物半导体场效应晶体管(Vertical Double Diffused Metal Oxide Semiconductor Field Effect Transistor，VDMOSFET)和横向双扩散金属氧化物半导体场效应晶体管(Lateral Double Diffused Metal Oxide Semiconductor Field Effect Transistor，LDMOSFET)。与常见的场效应晶体管相比，LDMOS晶体管在关键的器件特性方面，如增益、线性度、开关性能、散热性能以及减少级数等方面优势很明显，同时LDMOS晶体管与CMOS工艺很容易兼容，因此被广泛采用。
[0004]在LDMOS晶体管器件中，击穿电压和导通电阻是功率器件中两个最重要的性能参数，对于这两个性能参数，普遍的设计要求是功率器件不仅要具有高的击穿电压，而且也要具有低的导通电阻，以降低功耗。但目前的功率器件受到击穿电压和导通电阻的制约关系，阻碍了LDMOS晶体管器件性能的进一步提高。
[0005]因此，提供一种新型的具有垂直浮空场板的LDMOS晶体管及其制备方法，以优化击穿电压和导通电阻的折衷关系，实属必要。

技术实现思路

[0006]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种具有垂直浮空场板的LDMOS晶体管及其制备方法，用于解决现有技术中难以进一步的优化击穿电压和导通电阻的折衷关系，使得LDMOS晶体管器件性能难以进一步提高的问题。
[0007]为实现上述目的及其他相关目的，本专利技术提供一种具有垂直浮空场板的LDMOS晶体管，所述LDMOS晶体管包括：
[0008]半导体基底，所述半导体基底包括第一导电类型掺杂区；
[0009]第二导电类型阱区，所述第二导电类型阱区位于所述第一导电类型掺杂区内；
[0010]源极区，所述源极区位于所述第二导电类型阱区内；
[0011]漏极区，所述漏极区位于所述第一导电类型掺杂区内；
[0012]垂直浮空场板，所述垂直浮空场板位于所述第二导电类型阱区与所述漏极区之间，且自所述第一导电类型掺杂区的表面沿垂向延伸，其中，所述垂直浮空场板包括浮空场板多晶硅层及叠层结构，所述叠层结构包括交替层叠的绝缘材料层及铁电材料层，且所述
叠层结构的最外层及最内层均为所述绝缘材料层；
[0013]栅极结构，所述栅极结构与所述源极区、第二导电类型阱区及第一导电类型掺杂区相接触。
[0014]可选地，所述铁电材料层包括掺杂铝元素及掺杂锆元素中的一种或组合的氧化铪铁电层。
[0015]可选地，所述叠层结构中包括2层所述铁电材料层，且每层所述铁电材料层的厚度范围包括10nm～300nm。
[0016]可选地，包括M≥2个所述垂直浮空场板；所述垂直浮空场板的截面宽度W的范围包括1000nm≥W≥100nm。
[0017]可选地，所述垂直浮空场板的底部位于所述第一导电类型掺杂区内或延伸至所述第一导电类型掺杂区的下方。
[0018]可选地，还包括与所述垂直浮空场板对应设置的金属件，其中，所述金属件与所述垂直浮空场板包括连接或绝缘中的一种。
[0019]本专利技术还提供一种具有垂直浮空场板的LDMOS晶体管的制备方法，其特征在于，包括以下步骤：
[0020]提供半导体基底，所述半导体基底包括第一导电类型掺杂区；
[0021]于所述第一导电类型掺杂区内形成第二导电类型阱区；
[0022]形成垂直浮空场板，所述垂直浮空场板自所述第一导电类型掺杂区的表面沿垂向延伸，其中，所述垂直浮空场板包括浮空场板多晶硅层及叠层结构，所述叠层结构包括交替层叠的绝缘材料层及铁电材料层，且所述叠层结构的最外层及最内层均为所述绝缘材料层；
[0023]形成栅极结构、源极区及漏极区，所述源极区位于所述第二导电类型阱区内，所述漏极区位于所述第一导电类型掺杂区内，所述栅极结构与所述源极区、第二导电类型阱区及第一导电类型掺杂区相接触，且所述垂直浮空场板位于所述第二导电类型阱区与所述漏极区之间。
[0024]可选地，所述铁电材料层包括掺杂铝元素及掺杂锆元素中的一种或组合的氧化铪铁电层，所述铁电材料层的厚度范围包括10nm～300nm，其中，形成所述铁电材料层的方法包括PVD法或ALD法。
[0025]可选地，形成所述垂直浮空场板之前，还包括形成第一导电类型阱区的步骤。
[0026]可选地，还包括形成与所述垂直浮空场板对应设置的金属件的步骤，其中，形成的所述金属件与所述垂直浮空场板包括连接或绝缘中的一种。
[0027]如上所述，本专利技术的具有垂直浮空场板的LDMOS晶体管及其制备方法，在具有较小尺寸的垂直浮空场板中，通过设置具有极化作用的铁电材料层，可使得：关态时，铁电材料层的极化作用能够增强“电荷共享”效应，以获得更高的BV；在通态时，铁电材料层的极化作用可在漂移区诱导更多的电子，从而降低导通电阻Ron，实现在提高LDMOS晶体管器件击穿电压BV的同时有效降低导通电阻Ron。本专利技术制备工艺流程简单，选用的铁电材料层与CMOS具有良好的兼容性，适用范围广，且通过在垂直浮空场板中设置多层铁电材料层还可进一步的增强再结晶后的总极化，以进一步的提高LDMOS晶体管器件的击穿电压BV并降低导通电阻Ron。
附图说明
[0028]图1显示为本专利技术中LDMOS晶体管的制备方法的工艺流程图。
[0029]图2显示为本专利技术中形成第二导电类型阱区后的结构示意图。
[0030]图3显示为本专利技术中形成垂直浮空场板后的结构示意图。
[0031]图4显示为本专利技术中形成的一种具有垂直浮空场板的LDMOS晶体管的结构示意图。
[0032]图5显示为本专利技术中形成的另一种具有垂直浮空场板的LDMOS晶体管的结构示意图。
[0033]元件标号说明
[0034]101
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P型衬底
[0035]102
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N型掺杂区
[0036]103
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【技术保护点】

【技术特征摘要】
1.一种具有垂直浮空场板的LDMOS晶体管，其特征在于，所述LDMOS晶体管包括：半导体基底，所述半导体基底包括第一导电类型掺杂区；第二导电类型阱区，所述第二导电类型阱区位于所述第一导电类型掺杂区内；源极区，所述源极区位于所述第二导电类型阱区内；漏极区，所述漏极区位于所述第一导电类型掺杂区内；垂直浮空场板，所述垂直浮空场板位于所述第二导电类型阱区与所述漏极区之间，且自所述第一导电类型掺杂区的表面沿垂向延伸，其中，所述垂直浮空场板包括浮空场板多晶硅层及叠层结构，所述叠层结构包括交替层叠的绝缘材料层及铁电材料层，且所述叠层结构的最外层及最内层均为所述绝缘材料层；栅极结构，所述栅极结构与所述源极区、第二导电类型阱区及第一导电类型掺杂区相接触。2.根据权利要求1所述的LDMOS晶体管，其特征在于：所述铁电材料层包括掺杂铝元素及掺杂锆元素中的一种或组合的氧化铪铁电层。3.根据权利要求1所述的LDMOS晶体管，其特征在于：所述叠层结构中包括2层所述铁电材料层，且每层所述铁电材料层的厚度范围包括10nm～300nm。4.根据权利要求1所述的LDMOS晶体管，其特征在于：包括M≥2个所述垂直浮空场板；所述垂直浮空场板的截面宽度W的范围包括1000nm≥W≥100nm。5.根据权利要求1所述的LDMOS晶体管，其特征在于：所述垂直浮空场板的底部位于所述第一导电类型掺杂区内或延伸至所述第一导电类型掺杂区的下方。6.根据权利要求1所述的LDMOS晶体管，其特征...

【专利技术属性】
技术研发人员：季明华，李敏，
申请(专利权)人：芯恩青岛集成电路有限公司，
类型：发明
国别省市：