功率半导体器件及芯片制造技术

本实用新型专利技术实施例提供了一种功率半导体器件及芯片。该功率半导体器件包括：半导体基板；多个间隔设置的场限环，其中最内侧的场限环定义出元件区；每个场限环包括形成于半导体基板上表面的沟槽，以及自沟槽侧部和底部向半导体基板内延伸的掺杂区，且相邻场限环的掺杂区接触或交叠；其中，内侧场限环的掺杂区底部距离半导体基板下表面的距离不大于外侧场限环的掺杂区底部距离半导体基板下表面的距离；多个场限环中，至少两个场限环的掺杂区底部距离半导体基板下表面的距离不同。本实用新型专利技术实施例提供的功率半导体器件可提高器件的耐压并降低器件的漏电。并降低器件的漏电。并降低器件的漏电。

【技术实现步骤摘要】
功率半导体器件及芯片


[0001]本技术涉及半导体
，具体地，涉及一种功率半导体器件及芯片。

技术介绍

[0002]功率半导体器件又称为电力电子器件(Power Electronic Device)。典型的功率半导体器件主要包括电力二极管、晶闸管、金属
‑
氧化物
‑
半导体场效晶体管(MOSFET，Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor)。早期功率半导体器件主要用于工业和电力系统。随着以功率MOSFET器件为代表的新型功率半导体器件迅速发展，目前功率半导体器件已经在计算机、通行、消费电子、汽车电子为代表的4C行业得到了广泛应用。
[0003]在大多数情况下，功率半导体器件是被作为开关使用，因此要求其具有较好的耐压，以满足低功率损耗需求。场限环(FLR，Field Limiting Ring)是提升功率半导体器件耐压的有效手段。以外延片为例，在常规技术中，首先在外延层表面生长一定厚度的氧化层，然后对氧化层进行图案化处理，以在对应于终端区的氧化层形成多个注入窗口；随后通过注入窗口对外延层进行离子注入，之后高温氧化推结，最终形成多个注入深度一致的场限环。由于终端区通过横向和纵向呈梯度缓慢拉开的设计方法，有效减缓电场集中，使得场限环可提高器件的耐压。
[0004]但是，上述场限环虽然能满足功率半导体器件的耐压性能，但会导致器件的漏电较大，从而限制了功率半导体器件的应用。

技术实现思路

[0005]为解决上述技术问题，本技术实施例中提供了一种功率半导体器件及芯片，以在确保耐压的情况下降低漏电。
[0006]本技术第一方面提供的一种功率半导体器件，包括：
[0007]半导体基板；
[0008]多个间隔设置的场限环，其中最内侧的场限环定义出元件区；
[0009]每个场限环包括形成于半导体基板上表面的沟槽，以及自沟槽侧部和底部向半导体基板内延伸的掺杂区，且相邻场限环的掺杂区接触或交叠；
[0010]其中，相邻两个场限环中，内侧场限环的掺杂区底部距离半导体基板下表面的距离不大于外侧场限环的掺杂区底部距离半导体基板下表面的距离；多个场限环中，至少两个场限环的掺杂区底部距离半导体基板下表面的距离不同。
[0011]进一步地，随着多个沟槽与元件区的距离由近至远，靠近元件区的沟槽的深度大于或等于远离元件区的沟槽的深度；多个沟槽中，至少有两个沟槽的深度不同。
[0012]进一步地，随着多个沟槽与元件区的距离由近至远，多个沟槽的深度呈等差数列排布。
[0013]进一步地，随着多个沟槽与元件区的距离由近至远，多个沟槽的宽度由宽至窄。
[0014]进一步地，随着多个沟槽与元件区的距离由近至远，多个沟槽的宽度呈等差数列
排布。
[0015]进一步地，每两个相邻的沟槽的中心位置之间的距离为固定预设值。
[0016]进一步地，沟槽在半导体基板上表面的投影为多边形环，且多边形的角为倒角；或者，沟槽在半导体基板上表面的投影为圆环形。
[0017]进一步地，多个沟槽在半导体基板上表面上的投影呈同心排布。
[0018]进一步地，半导体基板包括衬底和外延层，掺杂区位于外延层中。
[0019]进一步地，前述场限环还包括位于沟槽中的绝缘层。
[0020]本技术第二方面提供一种芯片，包括第一方面所述的功率半导体器件。
[0021]本技术提供的功率半导体器件，具有以下技术效果：
[0022]在该功率半导体器件中，每个场限环与元件区的距离均不相同，随着场限环与元件区的距离由近至远，在沟槽底部形成的掺杂区在半导体基板中的深度整体呈减小的趋势。因此，与现有场限环相比，本技术中的场限环形成的电场曲率半径更大，从而在提高了功率半导体器件的耐压性能的前提下，还改善了功率半导体器件的漏电问题。
[0023]进一步的，由于是在沟槽的底部和侧部形成掺杂区，因此可通过控制沟槽的深度、宽度等调整掺杂区的深度，使场限环形成的电场曲率半径可控，从而使功率半导体器件的耐压性能和漏电问题可控。
[0024]并且，相较于现有技术场限环的掺杂区是对半导体基板上表面进行离子注入和扩散形成，本技术中场限环的掺杂区是通过沟槽进行离子注入和扩散形成，即在制作场限环过程中无需在半导体基板表面生长氧化层，可直接向沟槽注入离子并高温推结形成掺杂区，减少了热预算，继而减少了过渡区扩散，进一步提高了功率半导体器件的耐压。
附图说明
[0025]图1是本技术实施例提供的一种功率半导体器件的结构示意图；
[0026]图2是本技术实施例提供的一种功率半导体器件中多个沟槽的示意图；
[0027]图3至图7是本技术实施例提供的一种功率半导体器件在制备过程中部分步骤的结构示意图。
具体实施方式
[0028]为了能够更加详尽地了解本技术实施例的特点与
技术实现思路
，下面结合附图对本技术实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本技术实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或一个以上实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构可以简化展示甚至省略。此外，术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排它的包含。
[0029]现有技术中，场限环的形成工艺包括在半导体基板表面形成氧化层掩膜，然后进行离子注入和高温推结，从而在半导体基板中形成多个呈同心环排布的掺杂区。其中氧化层掩膜还用于在离子注入过程中保护半导体基板，避免发生损伤。由于此工艺推结后形成的结曲率半径较小，电场密度集中，所以漏电较大。
[0030]基于此，本技术提供一种解决方案，在保证或提高功率半导体器件耐压的基
础上，降低漏电。
[0031]图1是本技术实施例提供的一种功率半导体器件的结构示意图。图1为剖面视图，以元件区(未示出)位于图1右侧进行示例性说明。结合图1所示，本实施例提供的功率半导体器件，包括多个间隔设置的场限环，其中最内侧的场限环定义出元件区；每个场限环包括形成于半导体基板上表面的沟槽30，以及自沟槽30底部和侧部向半导体基板下表面和向沟槽30环侧延伸的掺杂区40，且相邻场限环的掺杂区40接触或交叠；其中，相邻两个场限环中，内侧场限环的掺杂区40底部距离半导体基板下表面的距离不大于外侧场限环的掺杂区40底部距离半导体基板下表面的距离；多个场限环中，至少两个场限环的掺杂区40底部距离半导体基板下表面的距离不同。
[0032]换言之，在该功率半导体器件中，随着场限环与元件区的距离由近至远，相应掺杂区40的深度大体呈递减趋势。因此，与现有场限环相比，在半导体基板相同的情况下，本技术中的场限本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率半导体器件，其特征在于，包括：半导体基板；多个间隔设置的场限环，其中最内侧的场限环定义出元件区；每个场限环包括形成于所述半导体基板上表面的沟槽，以及自沟槽侧部和底部向所述半导体基板内延伸的掺杂区，且相邻场限环的掺杂区接触或交叠；其中，相邻两个场限环中，内侧场限环的掺杂区底部距离半导体基板下表面的距离不大于外侧场限环的掺杂区底部距离半导体基板下表面的距离；多个所述场限环中，至少两个场限环的掺杂区底部距离半导体基板下表面的距离不同。2.根据权利要求1所述的功率半导体器件，其特征在于，随着多个沟槽与所述元件区的距离由近至远，靠近所述元件区的沟槽的深度大于或等于远离所述元件区的沟槽的深度；多个沟槽中，至少有两个沟槽的深度不同。3.根据权利要求2所述的功率半导体器件，其特征在于，随着多个沟槽与所述元件区的距离由近至远，多个沟槽的深度呈等差数列排布。4.根据权利要求2所述的功率半导...

【专利技术属性】
技术研发人员：常东旭，李静怡，周源，王超，朱林迪，王振达，梁维佳，胡磊，杨棂鑫，邢岳，
申请(专利权)人：北京燕东微电子科技有限公司，
类型：新型
国别省市：