半导体结构制造技术

本申请技术方案提供一种半导体结构，包括：衬底，所述衬底包括外延层；第一掺杂区，分立的位于所述外延层中；第一JFET区，位于所述第一掺杂区的部分表面；第二JFET区，位于相邻所述第一掺杂区之间的部分外延层表面；阱区，位于所述第一JFET区和所述第二JFET区上；源区，自所述阱区表面延伸至所述阱区中；第二掺杂区，位于相邻所述源区之间的第一掺杂区表面，且所述第二掺杂区与所述源区的表面共面；栅极结构，位于所述源区和所述阱区中并延伸至所述第一JFET区和所述第二JFET区之间，且所述栅极结构的整个或部分底部与所述第一掺杂区邻接。本申请技术方案可以降低栅极结构底部的电场，减少栅漏电荷。减少栅漏电荷。减少栅漏电荷。

【技术实现步骤摘要】
半导体结构


[0001]本申请涉及半导体制造领域，尤其涉及一种半导体结构。

技术介绍

[0002]随着功率MOSFET技术的不断发展，出现了沟槽型MOSFET(Trench MOSFET)。沟槽型MOSFET的最大优点在于其能够增加平面器件的沟道密度，以提高器件的电流处理能力。然而，目前的沟槽型MOSFET的栅极结构底部承受较高的电场，且栅漏电荷(Qgd)较大。

技术实现思路

[0003]本申请要解决的技术问题是提供一种半导体结构，可以降低栅极结构底部的电场，减少栅漏电荷。
[0004]为解决上述技术问题，本申请提供了一种半导体结构，包括：衬底，所述衬底包括外延层；第一掺杂区，分立的位于所述外延层中；第一JFET区，位于所述第一掺杂区的部分表面；第二JFET区，位于相邻所述第一掺杂区之间的部分外延层表面；阱区，位于所述第一JFET区和所述第二JFET区上；源区，自所述阱区表面延伸至所述阱区中；第二掺杂区，位于相邻所述源区之间的第一掺杂区表面，且所述第二掺杂区与所述源区的表面共面；栅极结构，位于所述源区和所述阱区中并延伸至所述第一JFET区和所述第二JFET区之间，且所述栅极结构的整个或部分底部与所述第一掺杂区邻接。
[0005]在本申请实施例中，所述第一掺杂区沿所述栅极结构的延伸方向及垂直于所述栅极结构的延伸方向分布，所述第一JFET区在所述栅极结构的延伸方向横跨或者不横跨所述第一掺杂区，所述第二JFET区与所述栅极结构的延伸方向相同。
[0006]在本申请实施例中，所述第一JFET区和所述第二JFET区的表面共面。
[0007]在本申请实施例中，所述源区的深度为0.2μm
‑
0.4μm；所述第二掺杂区的深度为1.2μm
‑
1.5μm；所述阱区的深度为0.8μm
‑
1.0μm；所述第一JFET区和所述第二JFET区的厚度为0.3μm
‑
0.4μm；所述第一掺杂区的厚度为0.4μm
‑
0.8μm。
[0008]在本申请实施例中，所述栅极结构包括栅氧化层和位于所述栅氧化层表面的栅极层。
[0009]在本申请实施例中，所述栅极层的深度为1.1μm
‑
1.5μm。
[0010]在本申请实施例中，所述外延层、所述第一JFET区、所述第二JFET区及所述源区的掺杂类型相同；所述第一掺杂区、所述第二掺杂区及所述阱区的掺杂类型相同；其中所述第一JFET区的掺杂浓度大于或等于所述第二JFET区的掺杂浓度。
[0011]在本申请实施例中，所述第一掺杂区的掺杂浓度为3
×
10
17
/cm3至1
×
10
21
/cm3，所述第一JFET区的掺杂浓度为3
×
10
16
/cm3至2
×
10
17
/cm3，所述第二JFET区的掺杂浓度为3
×
10
16
/cm3至2
×
10
17
/cm3。
[0012]在本申请实施例中，所述的半导体结构还包括：层间介电层，位于所述栅极结构和部分所述源区表面；源接触层，位于所述层间介电层之间的源区、所述第二掺杂区的表面，
且所述源接触层和所述层间介电层的表面共面；源金属，位于所述层间介电层和所述源接触层的表面。
[0013]本申请技术方案通过在外延层中形成第一掺杂区，且在所述第一掺杂区的部分表面形成有第一JFET区，相邻所述第一掺杂区之间的部分外延层表面形成有第二JFET区，在相邻源区之间形成延伸至第一掺杂区表面的第二掺杂区，且第一掺杂区邻接栅极结构的整个或部分底部，其中所述第一JFET区和第二JFET区可以改善漏极源极导通电阻RDS(on)，且所述第一掺杂区能够降低栅氧化层的电场，从而提高栅氧化层的可靠性，减少栅漏电荷。进一步地，所述第一掺杂区为分立的且沿所述栅极结构的延伸方向及垂直于所述栅极结构的延伸方向分布，能够阻止基面错位缺陷的扩散，改善导电性。
附图说明
[0014]以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的专利技术意图。应当理解，附图未按比例绘制。其中：
[0015]图1为一种沟槽型MOSFET的结构示意图；
[0016]图2至图20为本申请实施例的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
[0017]以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
[0018]参考图1，一种沟槽型MOSFET，包括外延层10，外延层10中形成有栅极结构20，相邻栅极结构20之间还形成有阱区30，阱区30中形成有源区40，源区40邻接栅极结构20的侧壁，源区40和阱区30中还形成有掺杂区50，源区40和掺杂区50均自阱区30的表面延伸至阱区30中。这种沟槽型MOSFET虽然能够提高器件的电流处理能力，但是在栅极结构20的底部具有较高的电场，栅漏电荷Qgd较大。
[0019]基于此，本申请技术方案的半导体结构在外延层中形成第一掺杂区，并在第一掺杂区的部分表面形成第一JFET区，在相邻第一掺杂区之间的部分外延层表面形成第二JFET区，且第一掺杂区邻接栅极结构的整个或部分底部，其中第一JFET区和第二JFET区能够进一步改善漏极源极导通电阻RDS(on)；第一掺杂区能够降低栅氧化层的电场，进而提高栅氧化层的可靠性，同时第一掺杂区还可以阻止基面错位(BPD，Basal Plane Dislocation)缺陷的扩散，改善导电性。
[0020]以下结合附图和具体的实施例对本申请技术方案的半导体结构进行详细说明。
[0021]参考图17，本申请实施例提供一种半导体结构，包括：衬底，所述衬底包括外延层100。所述外延层100中可以掺杂杂质离子。例如，可采用氮、砷、锑或磷等离子注入。作为示例，所述外延层100为N型轻掺杂，掺杂浓度可以在10
14
/cm3‑
10
16
/cm3范围。在一些实施例中，
所述衬底还可以包括位于所述外延层100下方的其他衬底层。在一些实施例中，所述外延层100的下方还具有N型重掺杂层，例如可采用氮、砷、锑或磷等离子注入，掺杂浓度在10
16
/cm3‑
10
19
/本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底包括外延层；第一掺杂区，分立的位于所述外延层中；第一JFET区，位于所述第一掺杂区的部分表面；第二JFET区，位于相邻所述第一掺杂区之间的部分外延层表面；阱区，位于所述第一JFET区和所述第二JFET区上；源区，自所述阱区表面延伸至所述阱区中；第二掺杂区，位于相邻所述源区之间的第一掺杂区表面，且所述第二掺杂区与所述源区的表面共面；栅极结构，位于所述源区和所述阱区中并延伸至所述第一JFET区和所述第二JFET区之间，且所述栅极结构的整个或部分底部与所述第一掺杂区邻接。2.根据权利要求1所述的半导体结构，其特征在于，所述第一掺杂区沿所述栅极结构的延伸方向及垂直于所述栅极结构的延伸方向分布，所述第一JFET区在所述栅极结构的延伸方向横跨或者不横跨所述第一掺杂区，所述第二JFET区与所述栅极结构的延伸方向相同。3.根据权利要求1所述的半导体结构，其特征在于，所述第一JFET区和所述第二JFET区的表面共面。4.根据权利要求1所述的半导体...

【专利技术属性】
技术研发人员：张永杰，李浩南，周永昌，黄晓辉，董琪琪，
申请(专利权)人：飞锃半导体上海有限公司，
类型：新型
国别省市：