一种瞬态电压抑制器制造技术

本实用新型专利技术公开了一种瞬态电压抑制器，包括二极管本体，所述二极管本体包括半导体衬底，所述半导体衬底上形成有多个P阱，多个所述P阱横向排列，每个所述P阱间隔设置有多个N+注入区和P+注入区；在多个所述P阱的一侧形成有多个纵向排列的注入区，每个所述注入区间隔设置有多个N+注入区和P+注入区；每个所述注入区由深槽单独包围分隔，多个所述P阱一同由深槽包围分隔；所述半导体衬底上形成有接触孔，所述接触孔表面金属淀积形成金属层，所述金属层并联连接多个P+注入区形成正极，所述金属层并联多个N+注入区形成负极。本实用新型专利技术在半导体衬底上形成P阱；并在P阱和半导体衬底形成N+注入区和P+注入区，减少响应时间，提高可靠性。提高可靠性。提高可靠性。

【技术实现步骤摘要】
一种瞬态电压抑制器


[0001]本技术涉及半导体领域，尤其涉及一种瞬态电压抑制器。

技术介绍

[0002]随着半导体技术的发展，电子器件的工作电压不断降低，但是电路中以静电放电（ESD）以及其他一些电压浪涌形式存在的瞬态电压的存在会对电子器件的正常工作产生冲击，严重的甚至会导致器件烧毁失效，因此保护电路显得越来越重要，瞬态电压抑制器（Transient Voltage Suppressor）简称TVS，就是一种基于二极管形式的保护器件用来保护电路中的器件不受各种形式的瞬态高压的冲击。
[0003]瞬态电压抑制器是专门为保护电子器件免受瞬态电压破坏性影响所设计的固态PN结半导体电子器件。瞬态保护电路的电特性取决于PN结面积，掺杂浓度，衬底电阻等因素。瞬态电压抑制器作为并行的保护器件。在正常工作条件下，瞬态电压抑制器在被保护的电路上呈现高阻抗状态。理想情况下是呈现开路状态，虽有少量的漏电流存在。当过冲电压超过保护电路的正常工作电压时，瞬态电压抑制器在PN结的雪崩击穿效应为瞬态电流提供一个低阻抗路径。因此，瞬态电流被分流通过并联的瞬态电压抑制器，从而起到对电子器件的保护作用。作为一个钳位元器件，瞬态电压抑制器能有效抑制住所有超过自身雪崩击穿电压（钳位电压）的外来瞬态过冲电压。瞬态过冲威胁过去后，TVS器件会自动复位到高阻抗状态。
[0004]瞬态电压抑制器的一个主要优势是它的反应时间。理论上雪崩击穿发生在皮秒。因此，瞬态电压抑制器通常指为响应“几乎是在瞬间”。另一个与钳位电压密切相关的参数是在瞬态电压抑制器件的工作电压。工作电压，有时也被称为反向隔离电压（VRWM），低于该电压使TVS器件呈现高阻抗状态，在电路版图上几乎是“透明”的。当线路电压超过工作电压，也就是当瞬态电压经过时，瞬态电压抑制器的保护作用开始启动“钳位”电压尖峰。工作电压不能与钳位电压相混淆，它是处在一个高阻抗状态和低阻抗分流状态之间的拐点。
[0005]保护器件工作电压的高低决定了是否能快速的响应瞬态效应的能力，因此，具有一个较低的工作电压及钳位电压对保护器件来说至关重要。现有的瞬态电压抑制器响应时间长、钳位电压较高且可靠性不足。因此，现有技术还有待于改进和发展。

技术实现思路

[0006]本技术所要解决的技术问题是提供一种瞬态电压抑制器，解决现有的瞬态电压抑制器响应时间长且可靠性不足的问题。
[0007]本技术为解决上述技术问题而采用的技术方案是提供一种瞬态电压抑制器，包括二极管本体，所述二极管本体包括半导体衬底，所述半导体衬底上形成有多个P阱，多个所述P阱横向排列，每个所述P阱间隔设置有多个N+注入区和P+注入区；在多个所述P阱的一侧形成有多个纵向排列的注入区，每个所述注入区间隔设置有多个N+注入区和P+注入区；每个所述注入区由深槽单独包围分隔，多个所述P阱一同由深槽包围分隔；所述半导体
衬底上形成有接触孔，所述接触孔表面金属淀积形成金属层，所述金属层并联连接多个P+注入区形成正极，所述金属层并联多个N+注入区形成负极。
[0008]进一步地，所述注入区呈矩形，每个所述注入区中设置的N+注入区数目为七个，七个所述N+注入区之间间隔设置有六个P+注入区；所述N+注入区和P+注入区沿注入区的长度方向纵向排列。
[0009]进一步地，所述P阱为形状且尺寸相同的长条形，所述P阱数目为八个，每个所述P阱两侧均设置有P+注入区，每个P阱的中部均设置有P+注入区，所述P阱中以及所述P阱两侧的P+注入区的数目为二十四个。
[0010]进一步地，每个所述P阱中部的P+注入区两侧均设置有N+注入区，每个相邻的所述P+注入区之间均设置有N+注入区，所述P阱中以及所述P阱两侧的N+注入区的数目为二十五个。
[0011]进一步地，所述金属层上方形成有钝化层，所述金属层的材质为铝，所述金属层的厚度为4um。
[0012]进一步地，所述半导体衬底为P型衬底。
[0013]进一步地，所述二极管本体的正向导通电压为0.9V，所述二极管本体在5v 工作电压下的反向漏电小于10nA，所述二极管本体在1mA 电流下的击穿电压为7V。
[0014]本技术对比现有技术有如下的有益效果：本技术提供的瞬态电压抑制器，在半导体衬底上注入P型杂质形成P阱；再在半导体衬底及P阱注入浓度较高的N型杂质形成N+注入区，浓度较高的P型杂质形成P+注入区，减少响应时间，提高可靠性，并在采用P 型衬底，电阻率小，得到较小的TVS 串连电阻从而降低钳位电压。
附图说明
[0015]图1为本技术实施例的瞬态电压抑制器的结构示意图；
[0016]图2为本技术实施例的二极管本体有源区示意图；
[0017]图3为本技术实施例的P阱示意图；
[0018]图4为本技术实施例的N+注入区示意图；
[0019]图5为本技术实施例的P+注入区示意图；
[0020]图6为本技术实施例的金属层示意图；
[0021]图7为本技术实施例的钝化层示意图；
[0022]图8为本技术实施例的瞬态电压抑制器峰值电流测试曲线；
[0023]图9为本技术实施例的瞬态电压抑制器不同偏置电压下的电容曲线。
[0024]图中：
[0025]1、半导体衬底；2、P阱；3、注入区；5、N+注入区；6、P+注入区；7、深槽；8、金属层；9、钝化层。
具体实施方式
[0026]下面结合附图和实施例对本技术作进一步的描述。
[0027]图1为本技术实施例的瞬态电压抑制器结构示意图；图2为本技术实施例的二极管本体有源区示意图。
[0028]请参见图1和图2，本技术实施例的瞬态电压抑制器，包括二极管本体，二极管本体包括半导体衬底1，半导体衬底1上形成有多个P阱2，多个P阱2横向排列，每个P阱2间隔设置有多个N+注入区5和P+注入区6；在多个P阱2的一侧形成有多个纵向排列的注入区3，每个注入区3间隔设置有多个N+注入区5和P+注入区6；每个注入区3由深槽7单独包围分隔，多个P阱2一同由深槽包围分隔。
[0029]请继续参见图2
‑
图5，本技术实施例的瞬态电压抑制器，注入区3呈矩形，每个注入区3中设置的N+注入区5数目为七个，七个N+注入区5之间间隔设置有六个P+注入区6；N+注入区5和P+注入区6沿注入区3的长度方向纵向排列。
[0030]具体地，P阱2为形状且尺寸相同的长条形，P阱2数目为八个，每个P阱2两侧均设置有P+注入区6，每个P阱2的中部均设置有P+注入区6，P阱2中以及P阱两侧的P+注入区6的数目为二十四个。
[0031]具体地，每个P阱2中部的P+注入区6两侧均设置有N+注入区5，每个相邻的P+注入区6之间均设置有N+注入区5，P阱2中以及P阱2两侧的N+注入区5的数目为二十五个。
[0032]请同时参见图6，本技术实施例的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种瞬态电压抑制器，其特征在于，包括二极管本体，所述二极管本体包括半导体衬底，所述半导体衬底上形成有多个P阱，多个所述P阱横向排列，每个所述P阱间隔设置有多个N+注入区和P+注入区；在多个所述P阱的一侧形成有多个纵向排列的注入区，每个所述注入区间隔设置有多个N+注入区和P+注入区；每个所述注入区由深槽单独包围分隔，多个所述P阱一同由深槽包围分隔；所述半导体衬底上形成有接触孔，所述接触孔表面金属淀积形成金属层，所述金属层并联连接多个P+注入区形成正极，所述金属层并联多个N+注入区形成负极。2.如权利要求1所述的瞬态电压抑制器，其特征在于，所述注入区呈矩形，每个所述注入区中设置的N+注入区数目为七个，七个所述N+注入区之间间隔设置有六个P+注入区；所述N+注入区和P+注入区沿注入区的长度方向纵向排列。3.如权利要求1所述的瞬态电压抑制器，其特征在于，所述P阱为形状且尺...

【专利技术属性】
技术研发人员：秦志方，薛嘉文，
申请(专利权)人：美台高科上海微电子有限公司，
类型：新型
国别省市：