集成电路器件制造技术

一种集成电路器件包括：衬底，在其中具有有源区；在衬底上的位线；以及直接接触，在有源区和位线之间延伸并将位线电连接到有源区的一部分。还提供间隔物结构，其在位线的侧壁上以及在直接接触的侧壁上延伸。提供场钝化层，其在直接接触的侧壁与间隔物结构之间延伸。间隔物结构和场钝化层可以包括不同的材料，并且场钝化层可以与直接接触的侧壁直接接触。场钝化层可以包括非化学计量硅氧化物SiO

【技术实现步骤摘要】
集成电路器件


[0001]本专利技术构思涉及集成电路器件和制造其的方法，更具体地，涉及其中具有互连结构和线的集成电路器件以及制造该集成电路器件的方法。

技术介绍

[0002]随着集成电路器件按比例缩小，用于实现集成电路器件的各个精细电路图案的尺寸减小。此外，随着集成电路器件变得更加高度集成，电接触的尺寸也减小，并且这种减小会导致接触电阻的增大。接触电阻的这种增大会导致受损的电性能和降低的可靠性。

技术实现思路

[0003]本专利技术构思提供具有减小的接触电阻(尽管接触尺寸较小等)的集成电路器件、以及由此导致的集成电路器件的改善的电性能。
[0004]本专利技术构思还提供制造具有改善性能的集成电路器件的方法，该改善性能是由具有减小的尺寸的电接触和减小的接触电阻导致的。
[0005]根据本专利技术构思的一方面，提供一种集成电路器件，该集成电路器件具有：衬底，在其中具有有源区；位线，在衬底上在平行于衬底的顶表面的第一方向上延伸，并包括下导电图案和上导电图案；直接接触，设置在衬底的有源区和位线之间；间隔物结构，设置在位线的两个侧壁上以覆盖直接接触的两个侧壁；以及场钝化层，设置在直接接触的两个侧壁与间隔物结构之间。
[0006]根据本专利技术构思的另一方面，提供一种集成电路器件，该集成电路器件具有衬底和在衬底内的有源区。提供位线，其在平行于衬底的顶表面的第一方向上在衬底上延伸。位线包括下导电图案和上导电图案。直接接触提供在衬底的有源区和位线之间。提供场钝化层，其设置在直接接触的两个侧壁上(以接触直接接触的整个侧壁)。提供间隔物结构，其设置在位线的两个侧壁上。间隔物结构延伸至直接接触的两个侧壁并接触场钝化层。
[0007]根据本专利技术构思的另一方面，提供一种集成电路器件，该集成电路器件包括在其中具有有源区的衬底。提供位线，其在衬底上(在平行于衬底的顶表面的第一方向上)延伸。位线包括下导电图案和上导电图案。提供多个栅电极，其分别设置在衬底中的在第二方向上延伸的多个沟槽中。提供直接接触，其设置在衬底的有源区和位线之间。提供场钝化层，其设置在直接接触的两个侧壁上。提供间隔物结构，其设置在位线的两个侧壁上。间隔物结构包括设置在位线的两个侧壁上的第一间隔物层、设置在位线的两个侧壁上以覆盖第一间隔物层的第二间隔物、以及包括设置在第一间隔物层和第二间隔物层之间的气隙的间隔物结构。有利地，场钝化层设置在直接接触和第一间隔物层之间。
附图说明
[0008]本专利技术构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
[0009]图1是示出根据本专利技术的一实施方式的集成电路器件的布局图；
[0010]图2是沿着图1的线A
‑
A'和B
‑
B'截取的截面图；
[0011]图3是图2的区域CX1的放大图；
[0012]图4A是图3的区域S1
‑
S1'中的示意性能带图；
[0013]图4B和图4C是示出包括在场钝化层中的非化学计量硅氧化物(SiO
x
)的含量分布的示意图；
[0014]图5是示出根据本专利技术的实施方式的集成电路器件的截面图；
[0015]图6是图5的区域CX2的放大图；
[0016]图7是示出根据本专利技术的实施方式的集成电路器件的截面图；
[0017]图8是示出根据本专利技术的实施方式的集成电路器件的截面图；以及
[0018]图9A至图9M是示出根据本专利技术的实施方式的可在制造集成电路器件的方法期间利用的一系列工艺步骤的截面图。
具体实施方式
[0019]在下文中，将参照附图详细描述实施方式。
[0020]图1是示出根据一实施方式的集成电路器件100的布局图。图2是沿着图1的线A
‑
A'和B
‑
B'截取的截面图，图3是图2的突出显示区域CX1的放大图。参照图1至图3，集成电路器件100可以包括衬底110，该衬底110在其中包括单元阵列区MCA和外围电路区PCA。隔离沟槽112T可以形成在衬底110中，并且电绝缘隔离层112可以形成在隔离沟槽112T中。基于隔离层112，多个第一有源区AC1可以被限定在单元阵列区MCA中的衬底110中，并且至少一个第二有源区AC2可以被限定在外围电路区PCA中的衬底110中。
[0021]多个第一有源区AC1中的每个可以设置为具有在相对于X方向和Y方向的斜线方向上的长轴。多条字线WL可以跨越多个第一有源区AC1在X方向上平行延伸。多条位线BL可以在多条字线WL上在Y方向上平行延伸。多条位线BL可以通过直接接触DC分别连接到多个第一有源区AC1。
[0022]多个掩埋接触BC可以形成在多条位线BL中的两条相邻位线BL之间。多个掩埋接触BC可以在X方向和Y方向上布置成行。而且，多个着落垫LP可以形成在多个掩埋接触BC上。多个掩埋接触BC和多个着落垫LP可以将第一有源区AC1电连接到形成在多条位线BL上的电容器的下电极(未示出)。多个着落垫LP中的每个可以设置为与多个掩埋接触BC中的对应的掩埋接触BC部分地重叠。
[0023]衬底110可以包括半导体材料，诸如单晶硅、多晶硅或非晶硅。在另一些实施方式中，衬底110可以包括选自锗(Ge)、硅锗(SiGe)、硅碳化物(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的至少一种材料。在一些实施方式中，衬底110可以包括导电区(例如，掺有杂质的阱或掺有杂质的结构)。隔离层112可以包括电绝缘材料，诸如氧化物、氮化物或其组合。
[0024]在单元阵列区MCA中，在第一方向(X方向)上延伸的多个字线沟槽(未示出)可以形成在衬底110中，并且多个栅极电介质层(未示出)、多个栅电极(未示出)和多个覆盖绝缘层(未示出)可以形成在多个字线沟槽中。多个栅电极可以对应于图1所示的多条字线WL。多个栅极电介质层可以每个包括硅氧化物、硅氮化物、硅氮氧化物、氧化物/氮化物/氧化物(ONO)膜或具有比硅氧化物的介电常数高的介电常数的高k电介质膜。多个栅电极可以每个
包括钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)、钛硅氮化物(TiSiN)、钨硅氮化物(WSiN)或其组合。多个覆盖绝缘层可以每个包括硅氧化物、硅氮化物、硅氮氧化物或其组合。
[0025]缓冲层122可以形成在单元阵列区MCA中的衬底110上。缓冲层122可以包括第一绝缘层122A和第二绝缘层122B。第一绝缘层122A和第二绝缘层122B中的每个可以包括氧化物、氮化物或其组合。
[0026]多个直接接触DC可以分别形成在衬底110中的多个直接接触孔DCH中。多个直接接触DC可以分别连接到多个第一有源区AC1。多个直接接触DC可以包括掺杂的多晶硅。例如，多个直接接触DC可以包括以相对高的浓度包含n型杂质(诸如磷(P)、砷(As)、铋(Bi)和锑(Sb))的多晶硅。
[0027]多条位线BL可以在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路器件，包括：衬底，在其中具有有源区；在所述衬底上的位线；直接接触，在所述有源区和所述位线之间延伸并将所述位线电连接到所述有源区的一部分；间隔物结构，在所述位线的侧壁上以及在所述直接接触的侧壁上延伸；以及场钝化层，在所述直接接触的所述侧壁与所述间隔物结构之间延伸。2.根据权利要求1所述的集成电路器件，其中所述间隔物结构和所述场钝化层包括不同的材料；以及其中所述场钝化层直接接触所述直接接触的所述侧壁。3.根据权利要求2所述的集成电路器件，其中所述直接接触包括多晶硅。4.根据权利要求2所述的集成电路器件，其中所述场钝化层包括非化学计量硅氧化物SiO
x
，其中0.04≤x≤0.4。5.根据权利要求4所述的器件，其中所述场钝化层具有或更小的厚度。6.根据权利要求1所述的集成电路器件，其中所述位线包括下导电图案和在所述下导电图案上的上导电图案；其中所述间隔物结构在所述上导电图案的侧壁上延伸；以及其中所述场钝化层不在所述上导电图案的所述侧壁与所述间隔物结构之间延伸。7.根据权利要求1所述的集成电路器件，其中所述场钝化层包括具有在从1.28eV至1.7eV的范围内的带隙能量的材料。8.根据权利要求7所述的集成电路器件，其中所述场钝化层在其中以在从1
×
10
16
cm
‑3至1
×
10
21
cm
‑3的范围内的浓度具有杂质。9.根据权利要求8所述的集成电路器件，其中所述杂质选自由磷(P)、砷(As)、铋(Bi)和锑(Sb)构成的组。10.根据权利要求9所述的集成电路器件，其中所述场钝化层接触所述有源区。11.一种集成电路器件，包括：衬底，包括有源区；位线，在所述衬底上在平行于...

【专利技术属性】
技术研发人员：崔埈荣，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：