半导体存储器装置及其制造方法制造方法及图纸

本技术涉及半导体存储器装置及其制造方法。该半导体存储器装置包括：层叠物，其具有在基板上交替层叠的多个层间绝缘层和多个栅极；以及多个沟道结构，其在垂直方向上穿过层叠物。多个沟道结构中的每一个包括在与多个沟道结构相同的方向上垂直延伸的芯绝缘层、沟道层、隧道绝缘层和电荷储存层，并且芯绝缘层的局部区域的介电常数低于芯绝缘层的其它区域的介电常数。的介电常数。的介电常数。

【技术实现步骤摘要】
半导体存储器装置及其制造方法


[0001]本公开涉及电子装置，并且更具体地，涉及垂直沟道结构的半导体存储器装置及其制造方法。

技术介绍

[0002]近来，用于计算机环境的范例已经转变为无处不在的计算，这使得能够随时随地使用计算机系统。因此，诸如移动电话、数码相机和笔记本计算机之类的便携式电子装置的使用正在迅速增加。这种便携式电子装置通常使用存储器系统，该存储器系统使用半导体存储器装置，即，数据储存装置。数据储存装置用作便携式电子装置的主储存装置或辅储存装置。
[0003]使用存储器装置的半导体数据储存装置的优点在于：由于没有机械驱动器，因此稳定性和耐久性优异，并且信息的访问速度非常快，并且功耗低。作为具有这种优点的存储器系统的示例，数据储存装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。
[0004]存储器装置主要分为易失性存储器装置和非易失性存储器装置。
[0005]非易失性存储器装置的写入速度和读取速度相对慢，但是，即使电源被切断，非易失性存储器装置仍保持储存数据。因此，非易失性存储器装置用于存储无论电源如何都要保持的数据。非易失性存储器装置包括只读存储器(ROM)、掩码ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存分为NOR型和NAND型。

技术实现思路
r/>[0006]根据本公开的实施方式的一种半导体存储器装置包括：层叠物，其具有在基板上交替层叠的多个层间绝缘层和多个栅极；以及多个沟道结构，其在垂直方向上穿过层叠物。多个沟道结构中的每一个包括在与多个沟道结构相同的方向上垂直延伸的芯绝缘层、沟道层、隧道绝缘层和电荷储存层，并且芯绝缘层的局部区域的介电常数低于芯绝缘层的其它区域的介电常数。
[0007]根据本公开的实施方式的一种半导体存储器装置包括：层叠物，其具有在基板上交替地层叠的多个层间绝缘层和多个栅极；以及多个沟道结构，其在垂直方向上穿过层叠物。多个沟道结构中的每一个包括在与多个沟道结构相同的方向上垂直延伸的芯绝缘层、沟道层、隧道绝缘层和电荷储存层，栅极的设置在最上端部分的至少一个第一栅极对应于漏极选择晶体管，栅极的设置在最下端部分的至少一个第二栅极对应于源极选择晶体管，并且栅极当中的其余栅极对应于存储器单元，并且芯绝缘层中的与第一栅极或第二栅极相邻的局部区域具有比与其余栅极相邻的其它区域的介电常数低的介电常数。
[0008]根据本公开的实施方式的一种制造半导体存储器装置的方法包括：通过在基板上交替地层叠多个层间绝缘层和多个牺牲层来形成层叠物；形成在垂直方向上穿过层叠物的
多个孔；在多个孔的每一个的侧壁上依次形成电荷储存层、隧道绝缘层和沟道层；在沟道层的侧壁上形成芯绝缘层，以填充多个孔的中央区域；以及将掺杂剂注入到局部区域中，使得芯绝缘层的局部区域的介电常数低于芯绝缘层的其它区域的介电常数。
[0009]根据本公开的实施方式的一种制造半导体存储器装置的方法包括：通过在基板上交替地层叠多个层间绝缘层和多个牺牲层来形成层叠物；形成在垂直方向上穿过层叠物的多个孔；在多个孔的每一个的侧壁上依次形成电荷储存层、隧道绝缘层和沟道层；以及在沟道层的侧壁上形成芯绝缘层以填充多个孔的中央区域，并且形成芯绝缘层的步骤包括在芯绝缘层的局部区域中形成间隙。
[0010]根据本公开的实施方式的一种半导体存储器装置包括：层叠物，其具有在基板上交替地层叠的多个层间绝缘层和多个栅极；以及多个沟道结构，其在垂直方向上穿过层叠物。多个沟道结构中的每一个包括在与多个沟道结构相同的方向上垂直延伸的芯绝缘层、沟道层、隧道绝缘层和电荷储存层，并且芯绝缘层的一部分的介电常数不同于芯绝缘层的其它部分的介电常数。
[0011]根据本公开的实施方式的一种半导体存储器装置包括：层叠物，其具有在基板上交替地层叠的多个层间绝缘层和多个栅极；以及多个沟道结构，其在垂直方向上穿过层叠物。多个沟道结构中的每一个包括在与多个沟道结构相同的方向上垂直延伸的芯绝缘层、沟道层、隧道绝缘层和电荷储存层，并且在芯绝缘层的与栅极相邻的部分中形成有间隙。
附图说明
[0012]图1是例示了根据本公开的实施方式的半导体存储器装置的框图。
[0013]图2是例示了图1的存储器单元阵列的电路图。
[0014]图3A和图3B是示意性地例示了根据本公开的实施方式的半导体存储器装置的立体图。
[0015]图4是例示了根据本公开的实施方式的半导体存储器装置的存储器单元阵列的一部分的立体图。
[0016]图5A是图4的区域D的放大图。
[0017]图5B是图4的区域S的放大图。
[0018]图6A至图6E是例示了根据本公开的实施方式的制造存储器单元阵列的方法的截面图。
[0019]图7是例示了根据本公开的另一实施方式的半导体存储器装置的存储器单元阵列的一部分的立体图。
[0020]图8A是图7的区域D的放大图。
[0021]图8B是图7的区域S的放大图。
[0022]图9A至图9E是例示了根据本公开的另一实施方式的制造存储器单元阵列的方法的截面图。
[0023]图10是例示了根据本公开的实施方式的存储器系统的配置的框图。
[0024]图11是例示了根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
[0025]在本说明书或本申请中公开的根据概念的实施方式的具体结构或功能描述仅是为了描述根据本公开的概念的实施方式而示出的。可以以各种形式来实施根据本公开的概念的实施方式，并且描述不限于在本说明书或本申请中描述的实施方式。
[0026]在下文中，将参照附图详细描述本公开的实施方式，使得本公开所属领域的技术人员可以容易地实现本公开的技术精神。
[0027]本公开的实施方式旨在提供半导体存储器装置及该半导体存储器装置的制造方法，该半导体存储器装置能够通过增加单元串中所包括的选择晶体管的漏电流特性和栅诱导漏极泄漏(GIDL)电流来改善擦除特性。
[0028]根据本技术，通过在选择晶体管的沟道下方形成低介电常数的芯绝缘层来改善选择晶体管的漏电流特性。另外，在擦除操作期间在选择晶体管中生成的栅诱导漏极泄漏(GIDL)电流增加，并且因此改善了擦除操作特性。
[0029]图1是例示了根据本公开的实施方式的半导体存储器装置的框图。
[0030]参照图1，半导体存储器装置10包括外围电路PC和存储器单元阵列20。
[0031]外围电路PC可以被配置为控制用于将数据存储在存储器单元阵列20中的编程操作、用于输出存储器单元阵列20中所存储的数据的读取操作、以及用于擦除存储器单元阵列20中所存储的数据的擦除操作。
[0032]作为实施方式，外围电路PC可以包括电压发生器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，该半导体存储器装置包括：层叠物，该层叠物具有在基板上交替层叠的多个层间绝缘层和多个栅极；以及多个沟道结构，所述多个沟道结构在垂直方向上穿过所述层叠物，其中，所述多个沟道结构中的每一个包括在与所述多个沟道结构相同的方向上垂直延伸的芯绝缘层、沟道层、隧道绝缘层和电荷储存层，并且其中，所述芯绝缘层的局部区域的介电常数低于所述芯绝缘层的其它区域的介电常数。2.根据权利要求1所述的半导体存储器装置，其中，所述多个栅极中的设置在最上端部分的至少一个第一栅极对应于第一选择晶体管，并且所述多个栅极中的设置在最下端部分的至少一个第二栅极对应于第二选择晶体管。3.根据权利要求2所述的半导体存储器装置，其中，所述芯绝缘层的所述局部区域与所述第一栅极相邻。4.根据权利要求2所述的半导体存储器装置，其中，所述芯绝缘层的所述局部区域与所述第二栅极相邻。5.根据权利要求2所述的半导体存储器装置，其中，所述芯绝缘层的所述局部区域与所述第一栅极和所述第二栅极相邻。6.根据权利要求1所述的半导体存储器装置，其中，在所述芯绝缘层的所述局部区域中注入有掺杂剂。7.根据权利要求6所述的半导体存储器装置，其中，所述掺杂剂是碳、氟或者碳和氟两者。8.根据权利要求1所述的半导体存储器装置，其中，所述芯绝缘层的所述局部区域包括间隙。9.一种半导体存储器装置，该半导体存储器装置包括：层叠物，该层叠物具有在基板上交替地层叠的多个层间绝缘层和多个栅极；以及多个沟道结构，所述多个沟道结构在垂直方向上穿过所述层叠物，其中，所述多个沟道结构中的每一个包括在与所述多个沟道结构相同的方向上垂直延伸的芯绝缘层、沟道层、隧道绝缘层和电荷储存层，所述多个栅极中的设置在最上端部分的至少一个第一栅极对应于漏极选择晶体管，所述多个栅极中的设置在最下端部分的至少一个第二栅极对应于源极选择晶体管，并且所述多个栅极当中的其余栅极对应于存储器单元，并且所述芯绝缘层中的与所述第一栅极或所述第二栅极相邻的局部区域具有比与所述其余栅极相邻的其它区域的介电常数低的介电常数。10.根据权利要求9所述的半导体存储器装置...

【专利技术属性】
技术研发人员：尹大焕，崔吉福，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：