半导体结构的形成方法技术

一种半导体结构的形成方法，包括：提供衬底，所述衬底包括：器件区；在所述衬底内形成第一阱；在形成所述第一阱之后，在所述器件区上形成选择栅极以及位于所述选择栅极两侧的存储栅极；在形成所述选择栅极和存储栅极之后，在所述选择栅极和存储栅极两侧的所述衬底内形成第二阱，且部分所述第二阱还位于所述存储栅极底部。可以减少一次光刻，且避免对选择栅极沟道直接注入，从而提高器件性能。从而提高器件性能。从而提高器件性能。

【技术实现步骤摘要】
半导体结构的形成方法


[0001]本专利技术涉及半导体制造领域，尤其涉及半导体结构的形成方法。

技术介绍

[0002]具有低操作电压、更好的COMS工艺兼容性的SONOS(Semiconductor
‑
Oxide
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Nitride
‑
Oxide
‑
Semiconductor)技术被广泛用于各种嵌入式电子产品如金融IC卡、汽车电子等应用。
[0003]现有技术中，在镜像位SONOS器件结构中，采用存储管
‑
选择管
‑
存储管背靠背相邻结构，存储管和选择管之间通过隔离氧化层隔开，三个器件共用P型阱和源漏。
[0004]然而在形成上述结构的方法中，通过两次注入的方法，形成了选择管和存储管的不同的阈值电压，光刻次数多，且对器件沟道反复掺杂会极大的降低器件沟道的迁移率，退化器件的性能。

技术实现思路

[0005]本专利技术解决的技术问题是提供半导体结构的形成方法，通过先在衬底上进行离子注入调整选择栅极的阈值电压，再进行LDD斜角注入调整存储栅极的阈值电压，可以减少一次光刻，且避免对选择栅极沟道直接注入，从而提高器件性能。
[0006]为解决上述技术问题，本专利技术的技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括：器件区；在所述衬底内形成第一阱；在形成所述第一阱之后，在所述器件区上形成选择栅极以及位于所述选择栅极两侧的存储栅极；在形成所述选择栅极和存储栅极之后，在所述选择栅极和存储栅极两侧的所述衬底内形成第二阱，且部分所述第二阱还位于所述存储栅极底部。
[0007]可选的，形成所述第二阱的工艺为离子注入工艺，形成所述第二阱的工艺参数包括：注入能量范围为2keV～100keV，注入剂量范围为1
×
e
12
cm
‑2～5
×
e
14
cm
‑2，注入方向垂直于沟道宽度方向，且所述注入方向与所述存储栅极侧壁之间的夹角范围为15度～45度。
[0008]可选的，所述第一阱内掺杂有第一离子；所述第二阱内掺杂有第二离子，且所述第二离子与所述第一离子的导电类型相同。
[0009]可选的，所述第一离子为P型离子，所述第二离子为P型离子；或者，所述第一离子为N型离子，所述第二离子为N型离子。
[0010]可选的，在形成所述第一阱之后、在形成所述选择栅极之前还包括：在所述器件区上形成第一栅介质层。
[0011]可选的，所述第一栅介质层的结构包括：位于所述衬底表面的第一氧化层、位于所述第一氧化层表面的第一氮化层以及位于所述第一氮化层表面的第二氧化层。
[0012]可选的，形成所述存储栅极和选择栅极的方法包括：在所述衬底上形成第一栅极材料层，所述第一栅极材料层位于所述第一栅介质层上；在所述第一栅极材料层上形成掩膜层，所述掩膜层内具有位于器件区上的第一开口，所述第一开口暴露出部分第一栅极材
料层；在所述第一开口侧壁形成第一侧墙；以所述掩膜层和所述第一侧墙为掩膜，刻蚀所述第一栅极材料层和所述第一栅介质层直至暴露出所述衬底表面为止，在所述第一栅极材料层和所述第一栅介质层内形成第二开口；在所述第一侧墙侧壁和所述第二开口侧壁形成第二侧墙；在形成所述第二侧墙之后，在所述第一开口和第二开口内形成选择栅极；在形成选择栅极之后，去除所述掩膜层；在去除所述掩膜层之后，以所述第一侧墙为掩膜刻蚀所述第一栅极材料层和所述第一栅介质层，在所述第一侧墙和所述衬底之间形成存储栅极和第三侧墙。
[0013]可选的，所述衬底还包括逻辑区。
[0014]可选的，还包括：在形成所述第一栅介质层之后，在所述逻辑区上形成第二栅介质层；所述第一栅极材料层还位于所述第二栅介质层上；在去除所述掩膜层之后，刻蚀所述逻辑区上的部分所述第一栅极材料层，在逻辑区上形成逻辑栅极层。
[0015]可选的，所述第二栅介质层的材料包括：氧化物。
[0016]可选的，还包括：在形成所述第二侧墙之后以及在形成所述选择栅极之前，在所述第一开口和第二开口内形成第三栅介质层，所述第三栅介质层位于所述衬底和所述选择栅极之间。
[0017]可选的，形成所述第一侧墙的方法包括：在形成所述掩膜层之后，在所述掩膜层上形成第一侧墙材料层，所述第一侧墙材料层在所述第一开口内具有第三开口；回刻蚀所述第一侧墙材料层，在所述第一开口侧壁形成第一侧墙。
[0018]可选的，形成所述第二侧墙的方法包括：在形成所述第二开口之后，在所述第二开口内和所述掩膜层和所述第一侧墙上形成第二侧墙材料层，所述第二侧墙材料层在所述第二开口内具有第四开口；回刻蚀所述第二侧墙材料层，在所述第一侧墙侧壁和所述第二开口侧壁形成第二侧墙。
[0019]可选的，所述掩膜层的材料包括：氮化硅。
[0020]可选的，所述选择栅极的材料包括：多晶硅。
[0021]可选的，所述存储栅极的材料包括：多晶硅。
[0022]与现有技术相比，本专利技术的技术方案具有以下有益效果：
[0023]本专利技术技术方案提供的一种半导体结构的形成方法中，由于所述第二阱在所述选择栅极和存储栅极形成之后再形成，所述第二阱的形成过程避免了对选择栅极沟道进行直接离子注入，从而能提高沟道的迁移率，提高器件的性能。另外，由于所述第二阱的形成是以选择栅极和存储栅极为掩膜进行离子注入，可以减少一次光刻，简化了工艺。
[0024]进一步，由于形成所述第二阱的工艺参数包括：注入能量范围为2keV～100keV，注入剂量范围为1
×
e
12
cm
‑2～5
×
e
14 cm
‑2，属于轻掺杂离子注入工艺，因此所述第二阱的形成过程可以避免对选择栅极沟道进行直接掺杂，从而能提高沟道的迁移率，提高器件的性能。
附图说明
[0025]图1至图4为一种存储单元结构形成过程的结构示意图；
[0026]图5至图19为本专利技术实施例中半导体结构形成过程的结构示意图。
具体实施方式
[0027]如
技术介绍
所述，通过两次注入的方法，形成了选择管和存储管的不同的阈值电压，光刻次数多，且对器件沟道反复掺杂会极大的降低器件沟道的迁移率，退化器件的性能。
[0028]图1至图4为一种存储单元结构形成过程的结构示意图。
[0029]请参考图1，提供衬底100，所述衬底100包括器件区A和逻辑区B，在所述器件区A通过离子注入工艺形成第一阱101。
[0030]请参考图2，在所述衬底100上形成第一栅极结构109，所述第一栅极结构109内具有位于所述器件区A上的第一开口108，所述第一开口108暴露出部分所述衬底100。
[0031]请参考图3，以所述第二掩膜层107为掩膜在所述第一开口108内通过离子注入形成第二阱110。
[0032]请参考图4，在形成所述第二本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括：器件区；在所述衬底内形成第一阱；在形成所述第一阱之后，在所述器件区上形成选择栅极以及位于所述选择栅极两侧的存储栅极；在形成所述选择栅极和存储栅极之后，在所述选择栅极和存储栅极两侧的所述衬底内形成第二阱，且部分所述第二阱还位于所述存储栅极底部。2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二阱的工艺为离子注入工艺，形成所述第二阱的工艺参数包括：注入能量范围为2keV～100keV，注入剂量范围为1
×
e
12
cm
‑2～5
×
e
14
cm
‑2，注入方向垂直于沟道宽度方向，且所述注入方向与所述存储栅极侧壁之间的夹角范围为15度～45度。3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一阱内掺杂有第一离子；所述第二阱内掺杂有第二离子，且所述第二离子与所述第一离子的导电类型相同。4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一离子为P型离子，所述第二离子为P型离子；或者，所述第一离子为N型离子，所述第二离子为N型离子。5.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第一阱之后、在形成所述选择栅极之前还包括：在所述器件区上形成第一栅介质层。6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一栅介质层的结构包括：位于所述衬底表面的第一氧化层、位于所述第一氧化层表面的第一氮化层以及位于所述第一氮化层表面的第二氧化层。7.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述存储栅极和选择栅极的方法包括：在所述衬底上形成第一栅极材料层，所述第一栅极材料层位于所述第一栅介质层上；在所述第一栅极材料层上形成掩膜层，所述掩膜层内具有位于器件区上的第一开口，所述第一开口暴露出部分第一栅极材料层；在所述第一开口侧壁形成第一侧墙；以所述掩膜层和所述第一侧墙为掩膜，刻蚀所述第一栅极材料层和所述第一栅介质层直至暴露出所述衬底表面为止，在...

【专利技术属性】
技术研发人员：胡君，钱文生，张可钢，王宁，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：