闪存器件及其制造方法技术

本发明专利技术公开一种包括形成在半导体基底上的通道介电层、浮动栅层、层间介电层和至少两个模层的闪存器件及其制造方法。通过顺序对所述层布图，形成彼此对准的第一模层布图和浮动栅层布图。有选择地横向蚀刻第一模层布图的侧面的露出部分，从而形成在其侧面内具有凹槽的第一模层第二布图。在半导体基底上形成邻近浮动栅层布图的栅介电层。在栅介电层上形成控制栅，该控制栅的宽度由所述第二模层布图中的凹槽预定。通过除去第一模层第二布图，在控制栅的侧壁上形成间隔件。使用所述间隔件作为蚀刻掩膜有选择地蚀刻层间介电层的露出部分和浮动栅层布图，从而形成浮动栅，其宽度由所述凹槽和间隔件的宽度决定。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，更具体地，涉及一种。
技术介绍
近来例如非易失性存储半导体的闪存引起了更大的兴趣。闪存器件将浮动栅用作电荷积陷层(charge trapping layer)。已经提出了一种包括分裂栅的闪存单元结构，其中，浮动栅的宽度窄于设置在浮动栅上的控制栅的宽度。这样的分裂栅结构如下配置仅将电荷积陷层限定在控制栅下的预定区域，从而在编程和擦除操作中降低电能消耗，同时提高编程和擦除的效率。将具有这种结构的闪存器件形成为，控制栅和电荷积陷层仅沿局部设定的方向重叠。现在参考图1描述制造普通分裂栅类型闪存单元时出现的问题。图1是一闪存器件的剖视图。参照图1，在硅半导体基底10上形成通道氧化层，形成作为局部限定的电荷积陷层的浮动栅31。在该浮动栅31上形成绝缘覆盖层23，在该绝缘覆盖层23上形成氧-氮-氧(Oxide-Nitride-Oxide，ONO)层25，在该ONO层25上形成控制栅35。该ONO层25用作层间绝缘层。可以在浮动栅31之间形成源/漏区域40。当形成图1所示的分裂栅闪存器件时，ONO层25和控制栅35重叠区域的长度L1和L2由于光蚀刻阶段的对不准而在第一单元和第二单元内不同。在对控制栅35布图时执行该光蚀刻过程。由于在光蚀刻过程中可能发生的负载效应(loading effect)和光蚀刻过程中的对不准，可能发生控制栅35和下置浮动栅31之间的对不准。该对不准引起不同邻接单元之间的特性差异，这是不希望的。这种对不准导致控制栅35和浮动栅31在单元内的有效长度、即电荷积陷层不同。因此，单元的特征不一致。当形成闪存单元的浮动栅31时，采用使用光刻胶布图的布图蚀刻步骤。其中，边缘围绕效应会阻碍小尺寸浮动栅31的形成。所以，需要一种具有如此结构的闪存器件在制造过程中，该结构不受在光蚀刻过程中所用的光蚀刻装置影响。更具体地，为了有效和持续地减小闪存器件的单元尺寸，需要一种能够防止由光蚀刻过程引起的对不准的技术。
技术实现思路
根据本专利技术的实施例，提供一种，其中，基本可以防止由光蚀刻过程引起的对不准所导致的单元特征差异，从而有助于减小单元尺寸。根据本专利技术的一个实施例，提出一种制造闪存器件的方法，包括在半导体基底上形成供电荷隧穿的通道介电层、在通道介电层上形成积陷隧穿电荷的浮动栅层和形成覆盖浮动栅层的层间介电层；以及，在所述层间介电层上形成至少包括两层的模层。该方法还包括如下步骤顺序地对模层、层间介电层和浮动栅层布图，从而形成彼此对准的模层第一布图、层间介电层布图和浮动栅层布图；有选择地横向蚀刻模层第一布图的某层的侧面的露出部分，该层与层间介电层布图相邻；以及，在浮动栅层布图的侧面和邻接浮动栅层布图的半导体基底的露出部分上形成栅介电层。该方法包括通过填充模层第二布图的侧面内的凹槽，将凹槽的填充宽度设定成与浮动栅层布图重叠的部分的宽度，从而形成控制栅；有选择地除去模层第二布图；在由于除去模层第二布图而露出的控制栅侧壁上形成间隔件；以及，通过将所述间隔件用作蚀刻掩膜有选择地蚀刻层间介电层的露出部分和浮动栅层布图形成浮动栅。根据本专利技术公开的实施例，提出一种制造闪存的方法，包括在半导体基底上形成供电荷隧穿的通道介电层；在通道介电层上形成积陷隧穿电荷的浮动栅层；以及，形成覆盖浮动栅层的层间介电层。该方法还包括在层间介电层上顺序形成具有不同的蚀刻选择性的第一模层和第二模层；对第二模层、第一模层、层间介电层和浮动栅层顺序布图，从而形成彼此对准的第二模层第一布图、第一模层第一布图、层间介电层布图和浮动栅层布图；以及，优选地横向蚀刻第一模层第一布图的露出侧面，从而形成在其侧面内具有凹槽的第一模层第二布图。该方法还包括在浮动栅层布图的侧面和邻接浮动栅层布图的半导体基底的露出部分上形成栅介电层；通过填充第一模层第二布图内的凹槽，将凹槽的填充宽度设定成与浮动栅层布图重叠的部分的宽度，从而形成控制栅层，平整该控制栅层，从而形成控制栅。该方法还包括有选择地除去第二模层布图和第一模层第二布图；在由于除去模层第一模层第二布图而露出的控制栅的侧壁上形成间隔件；以及，通过将所述间隔件用作蚀刻掩膜有选择地蚀刻层间介电层的露出部分和浮动栅层布图形成浮动栅。根据本专利技术公开的实施例，制造闪存器件的方法还包括以线性形式对浮动栅层进行布图。该浮动栅层包括导电的多晶硅层。该层间介电层包括氮化硅层。该模层包括氧化硅层和氮化硅层的叠层。第一模层的氧化硅层由化学气相沉积(CVD)形成。通过湿蚀刻或化学干蚀刻(CDE)执行形成凹槽的横向蚀刻。该栅介电层包括通过热氧化或化学气相沉积形成的氧化硅层。该控制栅包括导电的多晶硅层。该间隔件包括氧化硅。根据本专利技术公开的实施例，提出一种闪存器件，包括设置在半导体基底上的控制栅；设置在控制栅的侧壁上的间隔件；浮动栅，其设置在间隔件下方并与之对准，并且具有延伸到控制栅下方的一部分；设置在浮动栅和半导体基底之间的通道介电层，电荷通过该通道介电层向浮动栅隧穿；栅介电层，其设置在控制栅和半导体基底之间，并且延伸到浮动栅的一侧面上；以及，层间介电层，其设置在控制栅和浮动栅之间的浮动栅上表面上。根据本专利技术公开的实施例的可以防止在执行光蚀刻过程时的对不准引起的单元特性差异，从而有助于减小单元尺寸。根据本专利技术公开的实施例，提出一种闪存器件，包括设置在半导体基底上的控制栅；分别设置在所述控制栅的第一和第二侧壁上的第一和第二间隔件；以及，浮动栅，其设置在所述第一间隔件下方并与之对准，并且具有延伸到所述控制栅下方的一部分。该闪存器件还包括下栅，其设置在所述第二间隔件下方并与之准，并且与所述控制栅的所述第一侧壁上的第一间隔件相对；设置在所述浮动栅和所述半导体基底之间以及所述下栅和所述半导体基底之间的通道介电层，电荷通过该通道介电层向浮动栅隧穿；设置在所述控制栅和所述半导体基底之间并且延伸到所述浮动栅的所述侧面上的层间介电层；以及，设置在所述控制栅和浮动栅之间的所述浮动栅上表面上的层间介电层。该第一和第二间隔件包括氧化硅层。附图说明通过下文参照附图对本专利技术示例性实施例的描述，本专利技术的上述和其他特征和优点将更加明了，附图中图1是现有技术的闪存器件的剖视图；以及图2-11是示出根据本专利技术实施例制造闪存器件的方法的剖视图。具体实施例方式图2-11是示出根据本专利技术实施例制造闪存器件的方法的剖视图。参照图2，在例如基底的半导体基底100上形成通道介电层210。因为有通道介电层210，所以例如电子的电荷能够在对闪存器件进行编程或擦除的同时隧穿该介电层。该通道介电层210可以通过热氧化由氧化物层形成，例如热氧化物或化学气相沉积氧化物。优选地，该通道介电层210包括通过热氧化形成的氧化硅层。该通道介电层210形成为具有能够使电荷隧穿的厚度，例如大约50到100埃的厚度。在通道介电层210上形成浮动栅层310。该浮动栅层310以后用作电荷积陷层，其积陷从通道介电层210隧穿的电荷。该浮动栅层310可以由例如导电多晶硅层的导电层形成，并具有大约300到500埃的厚度。由于在后续过程将这样的导电多晶硅用作浮动栅，因此其经受布图过程，以形成浮动栅。该导电多晶硅层布图水平延伸，可以用作浮动栅层310。在浮动栅层310上形成层间介电层330。该层间介电层本文档来自技高网...

【技术保护点】
一种制造闪存器件的方法，包括：在半导体基底上形成供电荷隧穿的通道介电层；在通道介电层上形成积陷隧穿电荷的浮动栅层；形成覆盖所述浮动栅层的层间介电层；在所述层间介电层上形成至少包括两层的模层；对模层、层 间介电层和浮动栅层顺序布图，从而形成彼此对准的模层第一布图、层间介电层布图和浮动栅层布图；横向蚀刻与层间介电层布图相邻的、模层第一布图的侧面的露出部分，从而形成在其侧面内具有凹槽的模层第二布图；在所述浮动栅层布图的侧面和邻近 所述浮动栅层布图的所述半导体基底的露出部分上形成栅介电层；通过填充所述模层第二布图的所述侧面内的所述凹槽，并将所述凹槽的填充宽度设定成与所述浮动栅层布图重叠的部分的宽度，从而形成控制栅；有选择地除去所述模层第二布图； 在由于除去所述模层第二布图而露出的控制栅侧壁上形成间隔件；以及通过将所述间隔件用作蚀刻掩膜有选择地蚀刻所述层间介电层的露出部分和所述浮动栅层布图而形成浮动栅。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金载晟，崔容硕，尹胜范，金龙泰，朴永森，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]