半导体器件及其制造方法技术

一种半导体器件，具有：半导体衬底；第一绝缘膜，设置在所述半导体衬底之上；第二绝缘膜，设置在所述第一绝缘膜之上；布线，设置在所述第一绝缘膜中并具有插塞连接部分；插塞，设置在所述第二绝缘膜中并连接到所述插塞连接部分；多个第一虚布线，设置在所述第一绝缘膜中的所述插塞连接部分附近的第一区域中；多个第二虚布线，设置在所述第一绝缘膜中除了所述插塞连接部分之外的所述布线附近的第二区域中，且至少其宽度小于所述第一虚布线的宽度或者其图形覆盖率大于所述第一虚布线的图形覆盖率。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
近来，为了降低布线的电阻并提高对成为不合格布线起因的迁移例如电迁移(EM)和应力迁移(SM)的抵抗力，已经使用Cu代替Al作为半导体器件的布线。很难通过用于Al的RIE(反应离子蚀刻)制造Cu。因此，使用下列镶嵌方法来形成Cu布线。具体地说，在绝缘膜的表面上形成凹槽和孔，在绝缘膜上形成Cu膜以便在凹槽和孔中埋入Cu，然后通过化学机械抛光除去Cu膜的不必要部分。结果，形成布线。作为根据镶嵌方法的Cu膜形成方法，广泛地使用电解镀敷方法。为了提高掩埋特性并实现Cu膜表面的平坦，除了Cu离子之外，还向用于电解镀敷的镀敷溶液混合规定量的添加剂例如促进剂、抑制剂和匀平剂。添加剂作为杂质被包括在Cu膜中。但是，如果Cu膜中的杂质浓度高，由于热处理，杂质可以沉积，在布线中产生孔洞(void)。这里，如果在上层的过孔插塞(via-plug)或者紧接在接触插塞下面的部分中形成孔洞，则在过孔插塞或者接触插塞处引起导电失效，可能导致初始电特性失效。同时，如果Cu膜中的杂质浓度低，因为Cu膜具有均匀的结晶结构，所以微孔洞迅速地扩散，并且应力迁移(SM)的可靠性显著地降低。已公开了在下层的布线中形成绝缘材料的虚(dummy)图形以包围上层的过孔，从而防止在紧接在过孔下面的部分中产生孔洞的技术(见JP-A2004-327666(KOKAI))。
技术实现思路
根据本专利技术的一个方面的半导体器件包括半导体衬底；第一绝缘膜，设置在所述半导体衬底上；第二绝缘膜，设置在所述第一绝缘膜上；布线，设置在所述第一绝缘膜中并具有插塞连接部分；插塞，设置在所述第二绝缘膜中并连接至所述插塞连接部分；多个第一虚布线，设置在所述第一绝缘膜中所述插塞连接部分附近的第一区域中；以及多个第二虚布线，设置在所述第一绝缘膜中除了所述插塞连接部分之外的所述布线附近的第二区域中，且至少其宽度小于所述第一虚布线的宽度或者其图形覆盖率大于所述第一虚布线的图形覆盖率。根据本专利技术的另一个方面的半导体器件包括半导体衬底；第一绝缘膜，设置在所述半导体衬底上；第二绝缘膜，设置在所述第一绝缘膜上；布线，设置在所述第一绝缘膜中并具有插塞连接部分；插塞，设置在所述第二绝缘膜中并连接至所述插塞连接部分；多个虚布线，设置在所述第一绝缘膜中第一区域之外但在所述布线附近除了所述第一区域之外的第二区域中，并具有小于等于0.5μm的宽度和大于等于25％的图形覆盖率，所述第一区域由这样的距离限定，该距离是与连接所述插塞连接部分和所述插塞的区域的中心相距所述布线宽度的一半加上至少0.5μm所得到的距离。附图说明图1是根据第一实施例半导体器件的示意性垂直截面图。图2是根据第一实施例半导体器件的示意性水平截面图。图3A和图3B是根据第一实施例其它半导体器件的示意性水平截面图。图4A至图4C是示意性示出根据第一实施例半导体器件的制造工艺的垂直截面图。图5A至图5C是示意性示出根据第一实施例半导体器件的制造工艺的垂直截面图。图6A至图6C是示意性示出根据第一实施例半导体器件的制造工艺的垂直截面图。图7A至图7C是示意性示出根据第一实施例半导体器件的制造工艺的垂直截面图。图8A至图8C是示意性示出根据第一实施例半导体器件的制造工艺的垂直截面图。图9是示意性示出根据第一实施例半导体器件的制造工艺的平面图。图10是示出根据第一实施例光刻数据的产生方法的流程的流程图。图11A和图11B是示意性示出根据第一实施例光刻数据产生状态的图。图12A和图12B是示意性示出根据第一实施例光刻数据产生状态的图。图13A和图13B是示意性示出根据第一实施例光刻数据产生状态的图。图14是示出根据第一实施例在镀敷膜形成速度和镀敷膜中的杂质浓度之间关系式的曲线图。图15是根据第二实施例半导体器件的示意性垂直截面图。图16是根据第二实施例半导体器件的示意性水平截面图。图17是示意性示出根据第二实施例半导体器件的制造工艺的平面图。具体实施例方式(第一实施例)将参照附图说明第一实施例。图1是根据该实施例半导体器件的示意性垂直截面图，图2是根据该实施例半导体器件的示意性水平截面图，以及图3A和图3B是根据该实施例其它半导体器件的示意性水平截面图。如图1所示，半导体器件具有半导体衬底1，该半导体衬底1具有例如有源元件如晶体管(未示出)和氧化物膜(未示出)，且层间绝缘膜2作为第一绝缘膜形成在半导体衬底1上。层间绝缘膜2的实例包括具有低介电常数的绝缘膜(低k膜)和SiO2膜。具有低介电常数的绝缘膜的实例包括有机Si氧化物膜、有机树脂膜和多孔Si氧化物膜。在层间绝缘膜2中，第一层布线3、多个第一虚布线4和多个第二虚布线5形成为具有彼此基本上相同的平面。第一层布线3用作实布线，但是第一虚布线4和第二虚布线5不用作实布线。第一层布线3等由布线层6和覆盖布线层6的侧面和底面的阻挡金属膜7构成。布线层6的构成材料是例如金属材料例如Cu、Ag或Au，阻挡金属膜7的构成材料是例如导电材料例如Ta、Ti、TaN、TiN、NbN、WN或VN。阻挡金属膜7可以由上述材料的叠层形成。第一层布线3由过孔插塞连接部分3a和过孔插塞非连接部分3b构成，过孔插塞连接部分3a包括连接到稍后说明的过孔插塞10的区域A(以下称为“过孔插塞连接区域”)，过孔插塞非连接部分3b是除了过孔插塞连接部分3a以外的第一层布线3的部分。过孔插塞连接部分3a的杂质浓度低于过孔插塞非连接部分3b的杂质浓度。这里，“杂质”指的是具有C、O、S、Cl和N的至少任何一种的物质。第一层布线3最好具有大于等于0.3μm的宽度。如图2所示，在过孔插塞连接部分3a附近形成第一虚布线4。具体地说，在位于过孔插塞连接部分3a附近的第一区域B上形成第一虚布线4。第一区域B是在这样的距离范围内的区域，该距离是与过孔插塞连接区域A的中心相距第一层布线3的宽度的一半长度加上大于等于0.5μm所得到的距离。第一虚布线4具有约2至3μm的宽度和约25至50％的图形覆盖率。在过孔插塞非连接部分3b附近形成第二虚布线5。具体地说，在第二区域C中形成第二虚布线5，该第二区域C位于第一区域B之外且在包括与其相距小于0.5μm的范围的过孔插塞非连接部分3b附近。第二虚布线5也形成在第一区域B之外和第二区域C之外的区域中。第二虚布线5至少宽度小于第一虚布线4的宽度且图形覆盖率大于第一虚布线4的图形覆盖率。这里，本实施例的虚布线的图形覆盖率指的是单个虚布线的每单位虚布线图形覆盖率。具体地说，第一虚布线4的图形覆盖率指的是单个第一虚布线4的占有面积与区域D的面积的比率，以及第二虚布线5的图形覆盖率指的是单个第二虚布线5的占有面积与区域E的面积的比率。第二虚布线5的宽度优选小于等于0.5μm，更优选大于等于0.01μm并且小于等于0.3μm。并且，第二虚布线5优选具有大于等于25％的图形覆盖率。此外，为了在形成第二虚布线5之后获得层间绝缘膜2的表面平坦性，第二虚布线5更优选具有大于等于25％且小于等于70％的图形覆盖率。图2示出了第二虚布线5的宽度小于第一虚布线4的宽度，并且第二虚布线5的图形覆盖率大于第一虚布线4的图形覆盖率。但是，在第二虚布线5的宽度小于第一虚布线4的宽度的情况下，如图3A所示，第二虚布线5的图形本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；第一绝缘膜，设置在所述半导体衬底之上；第二绝缘膜，设置在所述第一绝缘膜之上；布线，设置在所述第一绝缘膜中并具有插塞连接部分；插塞，设置在所述第二绝缘膜中并连接到所述插 塞连接部分；多个第一虚布线，设置在所述第一绝缘膜中所述插塞连接部分附近的第一区域中；以及多个第二虚布线，设置在所述第一绝缘膜中除了所述插塞连接部分之外所述布线附近的第二区域中，且至少其宽度小于所述第一虚布线的宽度或者其图形覆 盖率大于所述第一虚布线的图形覆盖率。

【技术特征摘要】
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【专利技术属性】
技术研发人员：森田敏行，西冈岳，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]