一种多阶式栅极结构包含具有多层阶梯结构的半导体基板、设置在该多层阶梯结构上的栅氧化层以及设置于该栅氧化层上的导电层。较佳地，该多层阶梯结构各阶梯表面的栅氧化层厚度不相同。此外，该多阶式栅极结构另包含多个掺杂浓度不同的掺杂区，设置在该多层阶梯结构下方的半导体基板中。该各阶梯下掺杂区的制备是采用不同掺质及掺杂剂量，可控制该栅氧化层的厚度及该多阶式栅极结构的启始电压。该多阶式栅极结构的载流子通道的整体长度为该多层阶梯结构的宽度（Ｗ）及高度（Ｈ）的总和，可有效解决短通道效应。
【技术实现步骤摘要】
本专利技术涉及一种，特别是涉及一种通过半导体基板的多层阶梯结构增加晶体管的载流子通道长度的。
技术介绍
图1为公知的金属氧化物半导体场效应晶体管10(Metal-Oxide-SemiconductorField Effect Transistor，MOSFET)。该晶体管10主要是由栅极20(由半导体基板12、栅氧化层14及金属导电层16构成)与两个设置于该栅极20两侧的半导体基板12内的掺杂区18(作为晶体管的漏极与源极)构成。另外，该晶体管10还包含设置在该栅极20侧壁的氮化硅间隙壁22，用来电气隔离该栅极20。虽然图1所示的晶体管10已被广泛地使用于集成电路之中，但是随着半导体技术的集成度不断提高、元件尺寸不断缩小，传统晶体管10的尺寸及载流子通道长度也相对地缩小，导致上述两个掺杂区18与一个设置在该栅极20下方的载流子通道24相互作用而影响该栅极20对该载流子通道24的开关控制能力，亦即导致所谓短通道效应(short channel effect)。
技术实现思路
本专利技术之目的是提供一种通过半导体基板多层阶梯结构增加晶体管载流子通道长度的，也可通过控制该多层阶梯结构的各阶梯表面的栅氧化层厚度及各阶梯下方的半导体基板内的掺质浓度与种类调整该多阶式栅极结构的启始电压。为达成上述目的，本专利技术提出一种多阶式栅极结构，其包含具有多层阶梯结构的半导体基板、设置于该多层阶梯结构上的栅氧化层以及设置在该栅氧化层上的导电层。较佳地，该多层阶梯结构各阶梯表面的栅氧化层厚度不相同。此外，该多阶式栅极结构还包含多个掺杂浓度不同的掺杂区，设置在该多层阶梯结构下方的半导体基板中。根据上述目的，本专利技术提出一种多阶式栅极结构的制备方法，其特征是包含提供半导体基板、形成多层阶梯结构在该半导体基板上、进行热氧化工艺以形成栅氧化层在该多层阶梯结构上以及进行沉积工艺以形成导电层在该栅氧化层上。形成多层阶梯结构在该半导体基板上包含形成遮罩层在该半导体基板上以覆盖预定区域的半导体基板，再利用该遮罩层为蚀刻遮罩，蚀刻该半导体基板以形成第一凹部。之后，利用沉积及蚀刻工艺以形成第一间隙壁在该第一凹部的侧壁，再利用该遮罩层及该第一间隙壁为蚀刻遮罩，蚀刻该半导体基板以形成第二凹部。此外，形成多层阶梯结构在该半导体基板上可另外包含进行多次掺杂工艺，将掺质注入该多层阶梯结构下方的半导体基板中，其中该多次掺杂工艺的掺杂剂量及掺质种类可不相同。申言之，该多次掺杂工艺的掺质为含氮掺质，其选自氮离子、氮气离子、氧化亚氮离子及氧化氮离子组成的群，可抑制后续热氧化工艺的反应速率，亦即控制该栅氧化层的厚度。此外，该多次掺杂工艺的掺质是含硼掺质或含磷掺质，可调整该多阶式栅极结构的启始电压。与公知技术的载流子通道的采用水平结构且其长度仅约略等于该栅极的宽度相比较，本专利技术多阶式栅极结构的载流子通道采用多层阶梯结构且其整体长度为该多层阶梯结构的宽度(W)及高度(H)的总和，显然比公知技术具有较长的载流子通道长度，可有效解决短通道效应。再者，本专利技术可通过在该多层阶梯结构的制备过程中进行多次具有不同掺质及掺杂剂量的掺杂工艺，可控制该栅氧化层的厚度及该多阶式栅极结构的启始电压(Vth)，进而控制晶体管的效能。附图说明图1为公知的金属氧化物半导体场效应晶体管；图2至图8为本专利技术多阶式栅极结构的制备方法；以及图9至图12为本专利技术另一实施例的多层阶梯结构的制备方法。主要元件标记说明10 晶体管 12 半导体基板14 栅氧化层16 导电层18 掺杂区 20 栅极22 间隙壁 24 载流子通道30 多阶式栅极结构 32 半导体基板34 屏蔽层 34′屏蔽层36A 第一凹部38A 掺杂区36B 第二凹部38B 掺杂区36C 第三凹部38C 掺杂区40 介电层 40′第一间隙壁42′第二间隙壁 44 多层阶梯结构46 栅氧化层48 导电层50 载流子通道 52 掺杂区60 多层阶梯结构62 屏蔽层62A 预定部分62B 预定部分62′屏蔽层 62″屏蔽层64A 阶梯64B 阶梯具体实施方式图2至图8为本专利技术多阶式栅极结构30的制备方法。首先形成遮罩层34在半导体基板32(例如硅基板)上，再利用光刻蚀刻工艺去除预定部分的遮罩层34，而保留的遮罩层34′则覆盖预定区域的半导体基板32。较佳地，该遮罩层34′可由与硅基板具适当蚀刻选择比的材料构成，例如氧化硅等介电材料。之后，利用该遮罩层34′为蚀刻遮罩，蚀刻该半导体基板32至预定深度以形成第一凹部36A。较佳地，完成该第一凹部36A之后，可进行掺杂工艺，将掺质注入该第一凹部36A下方的半导体基板32中以形成掺杂区38A，如图3所示。参考图4，利用沉积工艺形成介电层40在该半导体基板32上，再进行蚀刻工艺以形成第一间隙壁40′在该第一凹部36A的侧壁。较佳地，该第一间隙壁40′可由与硅基板具适当蚀刻选择比的材料构成，例如氧化硅等介电材料。之后，利用该遮罩层34′及该第一间隙壁40′为蚀刻遮罩，蚀刻该半导体基板32至预定深度以形成第二凹部36B，其深度D2大于该第一凹部36A的深度D1。较佳地，完成该第二凹部36B之后，可进行掺杂工艺以将掺质注入该第二凹部36B下方的半导体基板32中以形成掺杂区38B，如图5所示。参考图6，利用沉积工艺及蚀刻工艺形成第二间隙壁42′在该第二凹部36B的侧壁。较佳地，该第二间隙壁42′可由与硅基板具适当蚀刻选择比的材料构成，例如氧化硅等介电材料。之后，利用该遮罩层34′、该第一间隙壁40′及该第二间隙壁42′为蚀刻遮罩，蚀刻该半导体基板32至预定深度以形成第三凹部36C。较佳地，完成该第三凹部36C之后，可进行掺杂工艺以将掺质注入该第三凹部36C下方的半导体基板32中以形成掺杂区38C。参考图7，利用蚀刻工艺去除上述遮罩层34′、上述第一间隙壁40′及上述第二间隙壁42′，即形成多层阶梯结构44(由上述第一凹部36A、上述第二凹部36B及上述第三凹部36C构成)在该半导体基板32上。之后，进行热氧化工艺以形成栅氧化层46在该多层阶梯结构44上，以及进行沉积工艺以形成导电层48在该栅氧化层46上。接着，利用光刻蚀刻工艺去除一部分栅氧化层46及导电层48即完成该多阶式栅极结构30，再利用该多阶式栅极结构30为掺杂遮罩进行另一掺杂工艺以形成两个掺杂区52(作为源极与漏极)在该多阶式栅极结构30两侧的半导体基板32之中，如图8所示。申言之，该多阶式栅极结构30的载流子通道50是在该多层阶梯结构44下方的半导体基板32内，其整体长度为该多层阶梯结构44的宽度(W)及高度(H)的总和。特而言之，图3、图5及图6所示的掺杂工艺的掺杂剂量可不相同，即该多个掺杂区38A、38B及38C的掺杂浓度不同，且掺杂工艺不限于植入各个凹部的下方，亦可为整个对应凹部的表面。申言之，该多次掺杂工艺的掺质可为含氮掺质，其选自氮离子、氮气离子、氧化亚氮离子及氧化氮离子组成的群，可抑制后续的热氧化工艺的反应速率，即控制该栅氧化层46的厚度。如此，不同的掺杂剂量的含氮掺质即可导致该多层阶梯结构44的各阶梯表面的栅氧化层46厚度不相同，而厚度不相同的栅氧化层46可控制该多阶式栅极结构30的启始电本文档来自技高网...
【技术保护点】
一种多阶式栅极结构，其特征是包含：半导体基板，具有多层阶梯结构，该多层阶梯结构具有至少一个第一凹部与一个第二凹部；栅氧化层，设置在该多层阶梯结构上；以及导电层，设置在该栅氧化层上。
【技术特征摘要】
【专利技术属性】
技术研发人员：王廷熏，
申请(专利权)人：茂德科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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