一种沟槽栅功率半导体器件制造方法技术

本发明专利技术公开了一种沟槽栅功率半导体器件制造方法。步骤包括：提供基底材料；在基底上形成第一导电类型的外延层；在外延层内形成第二导电类型体区和沟槽；在沟槽形成弱第一导电类型区域和介质层；在具有介质层的沟槽内侧形成导电区域；在第二导电类型区域表面形成具有第一导电类型的源区；在第二导电类型体区表面形成具有更高掺杂浓度的第二导电类型体接触区；在具有介质层和导电区域的沟槽顶部形成钝化层盖帽；在源区和接触区表面形成扩散阻挡层；最后在形成结构表面形成良好的电接触。本发明专利技术在无需额外的掩膜版和复杂工序情况下，能够灵活地控制器件的阈值电压，改善器件槽底区域栅氧化物层的击穿强度以及提高器件的电接触可靠性。

【技术实现步骤摘要】

本专利技术属于半导体器件制造领域，特别涉及。(二)
技术介绍
在功率电子学领域，功率半导体器件作为关键的部件，其性能特征对系统性能的改善起 着主要作用。功率MOS型器件为了达到更好的性能，例如要求更低的通态电阻，其工艺已从 二十年前的几微米的技术迅速向深亚微米发展。对于传统的MOS结构而言,现代技术进步已经 达到了縮小MOS元胞尺寸而无法降低导通电阻的程度，使得高击穿电压与低导通电阻具有难 以调和的矛盾。沟槽结构的出现也可以有效解决导通电阻问题，它采用了在存储器存储电容 制备工艺中专利技术的沟槽刻蚀技术,使导电沟道从横向变为纵向,相比普通的VDMOS结构，减少 了导通电阻，大大增加了元胞密度，提高了功率半导体器件的电流处理能力，而且其制造工艺 简单，因此沟槽栅结构MOSFET的设计得到了越来越多的关注，成为了一种值得发展的新型 低压功率MOSFET结构。图l所示为一种现有技术沟槽栅功率半导体器件结构剖面。其典型的制造方法概述如下 在n+衬底200上外延生长n-区202，在n-区202上通过离子注入B于n—区202表面，接着进行高温 扩散形成p体区204;采用干法刻蚀(各向异性)形成沟槽结构206g，该沟槽206g底略穿过P 体区204进入n—外延区202;在沟槽206g内层形成牺牲氧化层并腐蚀去处以提高干法刻蚀(各 向异性)形成沟槽后留在沟槽表面的缺陷；热生长栅氧化层后淀积多晶硅，然后回刻蚀多晶 硅使之表面略低于源区212表面。采用As或P离子注入掺杂多晶硅；离子注入As或P形成n+源 区212;沟槽顶部形成BPSG盖帽214;然后淀积铝硅(Al-Si)合金216形成电接触。对于上述现有技术沟槽栅功率半导体器件制造方法，当在沟槽内层形成牺牲氧化层或栅 介质层时，由于分凝效应使杂质在硅(沟道区)和氧化物层之间发生再分布，其结果将导致 器件阈值电压变得不易控制。美国专利文献(US 6，262，453 Bl)公开的器件结构中，由于p 体区中p-区域的存在而使得寄生晶体管作用增强，影响器件的可靠性。为了提高器件沟槽底 部区域的耐压能力，通常采用在槽底形成厚氧化物层的方法。如公开的美国专利文献(US 6,262,453 Bl)中所述，利用部分曝光填充于槽内感光胶而在槽底形成厚氧化物层，该方法需 要严格控制感光胶的曝光条件，而且在清除槽底感光胶更增加了工艺复杂程度。另外，随着 器件元胞尺寸进一步縮小，源区结深变得很浅，这时会出现所谓的"金属钉"进入或穿透源区 而使器件性能劣化甚至失效。(三)
技术实现思路
本专利技术的目的是提供一种在无需额外的掩膜版和复杂工序情况下，能够灵活地控制器件 的阈值电压，改善器件槽底区域栅氧化物层的击穿强度以及提高器件的电接触可靠性的沟槽 栅功率半导体器件制造方法。本专利技术提出，包括下列步骤 提供第一导电类型的基底材料；在上述基底上形成第一导电类型的外延层，该外延层具有低于第一导电类型的基底的 掺杂浓度；在上述外延层内形成第二导电类型体区； 在上述外延层内形成沟槽；在上述沟槽底部外延层内形成弱第一导电类型区域； 在上述沟槽内侧表面形成介质层； 在上述具有介质层的沟槽内侧形成导电区域； 在上述第二导电类型区域表面形成具有第一导电类型的源区； 在上述第二导电类型体区表面形成具有更高掺杂浓度的第二导电类型体接触区； 在上述具有介质层和导电区域的沟槽顶部形成钝化层盖帽； 在上述源区和接触区表面形成扩散阻挡层； 在上述形成结构表面形成良好的电接触。 本专利技术还有这样一些技术特征-1、提供第一导电类型的基底材料；所述的外延层的形成方法为在上述基底上即在n+或p+衬底上外延生长n—区，并在 半导体基底上利用LPCVD (低压化学汽相淀积)方法生长薄氧化层；所述的在外延层内形成第二导电类型体区是经过至少一次离子注入过程形成的， 即在半导体基底表面进行离子注入掺杂物，并在半导体基片表面利用LPCVD方法生长Si3N4;所述的沟槽的形成方法是利用干法刻蚀和湿法腐蚀相结合的方法，先在半导体基 片表面旋涂感光胶，经光刻工序得到沟槽刻蚀窗口，利用干法刻蚀和湿法腐蚀结合工序形成 沟槽结构；所述的沟槽底部外延层内形成弱第一导电类型区域是通过离子注入第二导电类型 掺杂物与槽底第一导电类型区域杂质补偿而获得，即在半导体基片沟槽表面生长牺牲氧化层， 离子注入掺杂物，再去除牺牲氧化层；所述的沟槽内侧表面形成介质层是氧化物层或氧化物与氮化物复合层，形成方法 为在半导体基片沟槽表面生长栅氧化层，采用LPCVD方法淀积多晶硅，并将多晶硅掺杂至 20欧姆/方；然后刻蚀多晶硅，使之表面略低于表面氧化层；所述的沟槽内侧形成导电区域是掺杂多晶硅或掺杂多晶硅和多晶硅化物复合结 构，形成方法为将半导体基片表面Si3N4层去除，生长氧化层；所述的源区的形成过程为在导电区域氧化层上采用光刻工序形成源区注入窗口， 在源区注入窗口离子注入As或P形成n+源区；所述的第二导电类型体接触区形成方法为将半导体基片表面氧化层去除，淀积 BPSG或PSG，然后增密处理，光刻BPSG或PSG后离子注入掺杂物形成p+体接触区；所述的沟槽顶部形成钝化层盖帽是淀积的硼磷硅玻璃BPSG或磷硅玻璃PSG;所述的源区和接触区表面形成扩散阻挡层为难熔金属氮化物或难熔金属氮硅化 物，形成方法为在半导体基片表面BPSG或PSG层光刻形成源电接触窗口，采用磁控溅射或 CVD (化学汽相淀积)生长方法淀积扩散阻挡层；所述的扩散阻挡层图形化后，淀积金属化层形成电接触；2、 所述的基底材料和外延层均为硅材料，在半导体基底利用LPCVD方法生长的薄氧化 层为Si02层，厚度为300-3000埃;3、 所述的离子注入过程中离子注入能量典型在400-800KeV、注入剂量控制在 1012-1014cm-2， 1000—1100。C高温下扩散30-240分钟，SigN4厚度在300-1000埃；4、 所述的基片沟槽内表面LPCVD生长的牺牲氧化层为Si02，厚度为300-3000A (埃)， 离子注入掺杂物的注入能量在50—100KeV下，剂量为1011 — 10120^2，在1000—1100。C高温 下扩散30-120分钟；5、 所述的栅氧化层采用热生长法形成，厚度为400—800A，将多晶硅掺杂至20欧姆/ 方的方法为在CVD淀积多晶硅时掺入POCl3或多晶硅填满沟槽后注入As或P掺杂多晶硅；6、 所述的将半导体基片表面Si3N4层去除后生长的氧化层为Si02层，采用LPCVD方法 生长，厚度为600 — 3000A;7、 所述的源区形成过程中离子注入条件为注入能量40—100KeV， 5><1015 — 1016cm-2剂 量，950—1050'C高温下扩散20 — 120分钟；8、 所述的淀积BPSG或PSG的厚度为5000—15000埃，钝化层图形化后，经过900 — 950'C增密处理30 — 90分钟，在注入能量30—60KeV下，以1014_10l6cm—2的剂量注入杂质 形成p+体接触区，源区毗临于沟槽两侧且体接触区位于源区之间；9、 所述的扩散阻挡层为TaN、 ZrN、 TaSiN或TiSiN，厚度为10 — 50nm，金属化层为 Al-Si合金。本专利技术中通过本文档来自技高网...

【技术保护点】
一种沟槽栅功率半导体器件制造方法，其特征在于它包括如下步骤：提供第一导电类型的基底材料；在上述基底上形成第一导电类型的外延层，该外延层具有低于基底的掺杂浓度；在上述外延层内形成第二导电类型体区；在上述外延层内 形成沟槽；在上述沟槽底部外延层内形成弱第一导电类型区域；在上述沟槽内侧表面形成介质层；在上述具有介质层的沟槽内侧形成导电区域；在上述第二导电类型区域表面形成具有第一导电类型的源区；在上述第二导电类型体 区表面形成具有更高掺杂浓度的第二导电类型体接触区；在上述具有介质层和导电区域的沟槽顶部形成钝化层盖帽；在上述源区和接触区表面形成扩散阻挡层；在上述形成结构表面形成良好的电接触。

【技术特征摘要】

【专利技术属性】
技术研发人员：王颖，赵旦峰，曹菲，程超，
申请(专利权)人：哈尔滨工程大学，
类型：发明
国别省市：93[中国|哈尔滨]