半导体器件的测试图案及其制造方法技术

本发明专利技术提供了一种半导体器件的测试图案及其制造方法，该测试图案可以包括：位于半导体衬底上的隔离层，以限定有源区；位于该有源区上的栅电极；以及位于该有源区的第一区处的源极／漏极区，并且该第一区位于该栅电极和该隔离层之间，该有源区的第三区与该栅电极间隔开，该有源区的第二区将该第一区与该第三区电连接。通过本发明专利技术提供的半导体器件的测试图案可以根据栅电极和隔离层之间的距离变化来校验晶体管的特性。

【技术实现步骤摘要】

本专利技术提供了一种。
技术介绍
随着所制造的半导体器件的尺寸越来越小，产生了多种寄生效应。这些 寄生效应成为半导体制造工艺中所要考虑的一些主要参数。同时，有源区的栅电极和隔离层之间的距离仍然是晶体管中的重要参 数。当距离减小时，由于有源区和隔离层的材料不同而造成的压力增加，会 导致沟道中的电子迁移率改变。图1是示出了用于检测晶体管特性的传统测试图案的剖视图。参见图l，隔离层io形成在半导体衬底ioo上，以限定有源区。栅电极20形成在有源区上，并且源极/漏极区30形成在栅电极20的两侧。层间介电层50形成在包括栅电极20的半导体衬底100上，并且穿过该层间介电层50形成接触塞40，以使该接触塞40电连接至源极/漏极区30。接触塞40与金属互连件60电连接。对如图1所示的测试图案进行设计，使得栅电极20和隔离层10之间的距离縮短，从而可以校验晶体管的各种特性，所述特性包括因有源区和隔离层10的材料不同而产生的压力。然而，在传统的测试图案中，由于接触塞40被设置在栅电极20和隔离层IO之间，因此栅电极20和隔离层10之间的距离不能小于接触塞40的尺寸。因此，不能根据栅电极20和隔离层10之间的距离变化而校验某些特性。
技术实现思路
本专利技术的实施例提供了一种。当栅 电极和隔离层之间的距离较短时，测试图案可以用于校验晶体管的特性。在一个实施例中，半导体器件的测试图案可以包括隔离层，位于半导 体衬底上，以限定有源区；栅电极，位于该有源区上；以及源极/漏极区，位于该有源区的第一区处，并且该第一区位于该栅电极和该隔离层之间，该有 源区的第三区与该栅电极间隔开，使得部分该隔离层位于该第三区和该栅电 极之间，该有源区的第二区将该第一与该第三区电连接。在另一个实施例中， 一种半导体器件的测试图案的制造方法可以包括如下步骤在半导体衬底上形成隔离层，以限定有源区；在该有源区上形成栅 电极；以及在位于该有源区的第一区处的有源区上形成源极/漏极区，并且该 第一区位于该栅电极和该隔离层之间，该有源区的第三区与该栅电极间隔 开，使得部分该隔离层位于该第三区和该栅电极之间，该有源区的第二区将 该第一区与该第三区电连接。通过本专利技术提供的半导体器件的测试图案可以根据栅电极和隔离层之 间的距离变化来校验晶体管的特性。附图说明图1是示出了用于检测晶体管特性的传统测试图案的剖视图。 图2是根据本专利技术实施例的半导体器件的测试图案的平面图。 图3是根据本专利技术实施例的半导体器件的测试图案的剖视图。 图4至图6是示出了根据本专利技术实施例的半导体器件的测试图案的制造 方法的剖视图。具体实施例方式在下文中，将参考随附附图详细描述根据本专利技术实施例的半导体器件的 测试图案及其制造方法。当此处使用术语上或上方或其上时，如涉及层、区域、图 案或者结构，应理解为所述的层、区域、图案或者结构可以直接位于另一层 或结构上，或者也可以存在中间的层、区域、图案、或者结构。当此处使用 术语下或下方时，如涉及层、区域、图案或者结构，应理解为所述 的层、区域、图案或者结构可以直接位于另一层或结构下方，或者也可以存 在中间的层、区域，图案，或结构。图2是根据本专利技术实施例的半导体器件的测试图案的平面图，并且图3 是半导体器件的湖'J试图案的剖视图。参见图2和图3，半导体器件的测试图案可以包括隔离层10和栅电极 20，其中该隔离层10形成在半导体衬底100上以限定有源区，以及栅电极 20位于有源区中。栅电极可以包括栅极绝缘层和侧壁间隔件(spacer)。源极/漏极区30可以形成在栅电极20的两侧。源极/漏极区30可以被设置在栅电极20和隔离层10之间的第一区31处， 第三区33与栅电极20间隔开，并且第二区32将第一区31与第三区33连 接。当栅电极20和隔离层10之间的距离较短时，第一区31可用于校验晶 体管的特性，并且第三区33可以提供用于形成接触塞40的区域。第二区32 可以将第一区31与第三区33电连接。在根据实施例的半导体衬底的测试图案中，可以将其中形成有接触塞40 的源极/漏极区30的第三区33设置成与栅电极20间隔开，使得部分隔离层 10位于栅电极20和第三区33之间。因此，可以縮短栅电极20和隔离层10 之间的距离。此外，在实施例中，位于栅电极20和隔离层10之间的第一区31的源 极/漏极区30可以具有约为从0.08 fim至U0.15 pm的长度Ll。第三区33的 长度L2可以比第一区31的源极/漏极区30的长度Ll约长0.3 (im。此外， 第二区32的长度L3可以约为从0.3 pm到0.4 jxm。在另一个实施例中，第二区32的宽度D1小于第三区33的宽度D2。例 如，第二区32的宽度D1约为第三区33的宽度D2的10% 20%。也就是说， 第三区33的宽度D2可比第二区32的宽度Dl宽5倍到10倍。在特定实施例中，可以硅化第二区32，以减少阻抗分量。图4至图6是示出了根据本专利技术实施例的半导体器件的测试图案的制造 方法的剖视图。参见图4，可以在半导体衬底IOO上形成隔离层10，以限定有源区。 隔离层IO可以在有源区的方向上凸出(protrude)，从而可以将有源区 划分为第一区31和第三区33，其中栅电极20可以形成在第一区31处。 用于将第一区31和第三区33划分开的隔离层10彼此相互间隔开，从而通过第二区32可以将第一区31与第三区33连接(如图2)。参见图5，可以在第一区31的有源区上形成栅电极20和源极/漏极区30。 可以通过本领域公知的任意适合的工艺来形成栅电极20。例如，使用光刻和 蚀刻工艺，可以形成并图案化栅极绝缘层和多晶硅层。此外，可以实施杂质 注入工艺以形成源极/漏极区30。参见图6，可以在包括栅电极20的半导体衬底100上形成层间介电层 50，并且可以形成接触塞40。在实施例中，可以通过在层间介电层50中形 成通孔，然后使用金属材料填充该通孔，从而形成接触塞40。可以在层间介电层50上形成金属互连件60，并且使金属互连件60与接 触塞40电连接。尽管未示出，但可以形成用于接触栅电极20的接触塞。根据本专利技术的实施例，接触塞40可以形成在第三区33的源极/漏极区 30上，其中接触塞40被设置在限定第一区31的隔离层10以外。因此，当 栅电极20和隔离层IO之间的距离较短时，可以测试晶体管的特性，从而可 以更精确的校验晶体管的性能。说明书中所涉及的一实施例、实施例、示例性实施例等， 其含义是结合实施例描述的特定特征、结构、或特性均包括在本专利技术的至少 一个实施例中。说明书中出现于各处的这些短语并不一定都涉及同一个实施 例。此外，当结合任何实施例描述特定特征、结构或特性时，都认为其落在 本领域技术人员结合其它实施例就可以实现这些特征、结构或特性的范围 内。尽管对实施例的描述中结合了其中多个示例性实施例，但可以理解的是 本领域技术人员完全可以推导出许多其它变化和实施例，并落入本公开内容 的原理的精神和范围之内。尤其是，可以在该公开、附图和所附权利要求的 范围内对组件和/或附件组合设置中的设置进行多种变化和改进。除组件和/ 或设置的变化和改进之外，其他可选择的应用对于本领域技术人员而言也是 显而易见的。本文档来自技高网...

【技术保护点】
一种半导体器件的测试图案，该测试图案包括：　隔离层，位于半导体衬底上，以限定有源区；　栅电极，位于该有源区上；以及　源极／漏极区，位于该栅电极的一侧；其中该源极／漏极区设置在该有源区的第一区处，并且该第一区位于该栅电极和该 隔离层之间，该有源区的第三区与该栅电极间隔开，使得部分该隔离层位于该第三区和该栅电极之间，该有源区的第二区将该第一区与该第三区电连接。

【技术特征摘要】
KR 2007-12-21 10-2007-01358931. 一种半导体器件的测试图案，该测试图案包括隔离层，位于半导体衬底上，以限定有源区；栅电极，位于该有源区上；以及源极/漏极区，位于该栅电极的一侧；其中该源极/漏极区设置在该有源区的第一区处，并且该第一区位于该栅电极和该隔离层之间，该有源区的第三区与该栅电极间隔开，使得部分该隔离层位于该第三区和该栅电极之间，该有源区的第二区将该第一区与该第三区电连接。2. 如权利要求1所述的测试图案，还包括接触塞，与该第三区的该源极 /漏极区相连接。3. 如权利要求1所述的测试图案，其中该第一区的长度比该第三区的长 度短。4. 如权利要求1所述的测试图案，其中该第二区的宽度比该第一区的宽 度窄。5. 如权利要求1所述的测试图案，其中该第二区的宽度比该第三区的宽 度窄。6. 如权利要求1所述的测试图案，其中在该第一区处的该源极/漏极区 的长度约为从0.08 jam到0.15 ^m。7. 如权利要求6所述的测试图案，其中该第三区的长度比该第一区的该 源极/漏极区的长度长约0.3 pm。8. 如权利要求1所述的测试图案，其中该第二区的长度约为从0.3 pm 歪U 0.4 ,。9. 如权利要求1所...

【专利技术属性】
技术研发人员：朴亨振，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]