用于制造功率半导体器件的工艺和相应功率半导体器件制造技术

一种制造功率半导体器件（２５；３５）的工艺，涉及以下步骤：提供具有上表面（４）且具有第一电导类型的半导体材料体（３）；在半导体材料体（３）内形成具有第二电导类型的柱状区域（６），并且在上表面（４）上形成柱状区域（６）的表面延伸（１０）；在上表面（４）附近和与柱状区域（６）接触形成第二电导类型的掺杂区域（１９，２０）。掺杂区域（１９，２０）至少部分形成在柱状区域（６）的表面延伸（１０）内；表面延伸（１０）和掺杂区域（２０）具有非平面的表面图案，特别地具有大致上Ｖ形的槽。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用于制造非平面表面上的具有电荷平衡柱状结构的 功率半导体器件的工艺，并且涉及相应的功率半导体器件。特别是，且不说其暗含有任何在通用方面的欠缺，随后的处理明确地涉及功率MOS器件的制造。
技术介绍
众所周知，最近几年为了提高功率半导体器件的效率，已经开发 了很多技术方案，特别在提高击穿电压和降低输出电阻方面。例如，美国专利6,586,798、 6,228,719、 6,300,171和6,404,010， 都以本申请人之名提交的，描述了垂直导通功率半导体器件，其中，在构成具有给定电导类型的漏区的一部分的外延层内，形成了相反电 导类型的柱状结构。这些柱状结构中，掺杂浓度与外延层的掺杂浓度 相同但类型相反，使得电荷能够实质上平衡(所谓的多漏极或者MD 技术)。电荷平衡使能够获得高击穿电压，并且另外外延层的高掺杂 浓度使能够获得低输出电阻(并且因此在导通中损耗低)。MD技术 的使用使所谓的硅的理想极限能够被克服。总之，形成上述的柱状结构涉及生长N型外延层的一系列步骤， 每步之后是P型掺杂的注入步骤。注入区域堆叠起来从而形成柱状结 构。接着，功率器件的体区域与柱状结构*接触形成，因此柱状结构构 成了体区域在漏区内的延伸。所述的技术进展遇到了形成器件的单元条带密度的逐渐增加，这 些单元条带是为了进一步提高外延层的电荷浓度，以及使具有相同击 穿电压(这实质上与柱状结构的高度有关)的器件具有更低的输出电阻。另一方面，然而，单元条带密度的增加必然使外延层生长的步骤 数量相应增加以及使得器件热预算减少，并且从而增加制造成本和制 造时间，以及增加了本质上与外延生长步骤有关的缺陷。因此开发出另一种技术以获得电荷平衡柱状结构，所述的技术涉 及，例如，在外延层内形成沟槽并且随后用适当掺杂的半导体材料填 充所述沟槽以获得电荷平衡。例如，根据已知的技术方案，通过半导体材料的外延生长步骤来填充沟槽(参见例如US 6，495，294、US 2003224588和US2003219933 )，其可能交替有蚀刻表面生长部分的步骤。特别地，非选择性的外延生 长也涉及到在内提供有沟槽的该层的上表面，并且在外延工艺最后随 之形成了半导体材料的褶皱表面层，其特征是对应于柱状结构的区域 内存在多个凹槽。已知技术涉及通过CMP (化学机械抛光)技术去除 褶皱表面层从而在功率器件的体、栅极和源极结构形成之前将该上表 面平坦4匕。总体上，用来获得具有电荷平衡结构的功率器件的所述技术方案 是不令人满意的，或在其制造成本和复杂性方面，或在达到真正电荷 平衡方面(例如，由于空间电荷分布不够均匀或由于残留缺陷的存 在)。
技术实现思路
本专利技术的目的在于提供一种用于制造电荷平衡功率器件的工艺， 使上述的问题和缺点能够被克服，同时实现起来简单廉价。根据本专利技术，提供了一种用于制造功率半导体器件的工艺，以及 提供一种按照权利要求1和14中分别定义的相应的功率半导体器件。附图说明为了更好的理解本专利技术，现在通过纯粹是非限制性的例子和参照 附图来说明它优选的实施例，其中图1到8示出关于根据本专利技术的第一实施例的制造工艺的连续的 步骤的穿过半导体材料晶圆的横截面；图9和IO示出本专利技术第一实施例可能的变化；图11到17示出关于根据本专利技术的第二实施例的制造工艺的连续 的步骤的穿过半导体材料晶圆的^f黄截面；图18和19显示本专利技术第二个实施例可能的变化。具体实施例方式图l显示半导体材料的晶圆1，该半导体材料典型为硅，其包括 具有第一电导类型的衬底2，例如电阻率低于10^(:111的]^++型，以及 也具有第一电导类型的外延层3，例如电阻率介于0.1 Q'cm和2Q'cm 之间的N型。晶圆l的表面取向，例如是<100>,以及外延层3具有 上表面4。为了在外延层3的上表面4的附近形成表面注入层5，在 整个晶圓上无掩模实施以低能量(50 - 100keV )以及注入剂量介于1011 和1013原子/cn^的N型注入。接着(图2),在外延层3内为电荷平衡而形成多个柱状结构6。 如同在2006年4月11日以本申请人之名提交的同在审批中的专利申 请里详细说明的一样，用于形成柱状结构6的工艺涉及，首先借助通 过专门提供的掩模进行各向异性干法蚀刻的方法，在外延层3内形成 深沟槽8 (当然穿过表面注入层5),其宽度例如在上表面4水平的 宽度介于0.8到2 pm之间，并且在底部宽度较小介于0.2到1.4pm之 间。另外，深沟槽8的高度例如在5到50pm范围内并且与外延层3 的厚度一起决定了最终器件的电压级别(例如，100V的电压级别对 应5pm的高度，而600V的电压级别则对应30jim的高度)。4艮据外 延层3的厚度，得到的器件的截止电压在100到1500V的范围内。然 后，晶圆1在氢环境中在1000 - 1150。C的温度进行退火处理1到15 分钟。所述的处理，除了去除前面干法蚀刻造成的损伤，还4吏得在深 沟槽8的底部露出晶面<100>和<130>，沿侧壁露出晶面<010> (深沟槽8从而呈现出图2中可见的形状)。接着，在深沟槽8中通过外延 生长填入第二电导类型掺杂的硅，此例中如P型(例如，掺杂了硼离 子)。特别地，外延生长的进行是通过供给含硅的气体(例如，二氯 曱硅烷)流和含硼的气体(例如，乙硼烷)流，并且通过在乙硼烷的 气流中维持增长斜率固定(例如，设定在从初始流量值到两倍于初始 流量值的最终流量值的线性斜线增长)，且维持二氯曱硅烷流量固定 来确保掺杂得到控制。假定对于深沟槽8的生长是非选择性的，不仅 在沟槽内从侧壁开始，在表面附近速率更高，而且在沟槽外，特别在 外延层3的上表面4上都会发生外延生长。为了防止因为从侧壁生长 的前端相遇而将深沟槽8过早封闭起来，那么将外延生长的连续步骤 和表面生长部分的蚀刻步骤交替进行(所谓的多步工艺)，蚀刻例如 用HC1。在所述工艺序列的结尾，就可以得到图2所示的结构，形成 了柱状结构6,深沟槽8完全填充并且掺杂空间分布均匀以及减少了 缺陷的存在(例如空穴)。非选择性的外延生长工艺也包括在外延层 3的上表面4之上形成P型的褶皱表面层9，其在对应于柱状结构6 的区域中具有凹槽。特别地，每一个柱状结构6因此在上表面4及其 之上具有表面延伸10,其具有非平面的表面图案和独特的特别是V 形的槽形横截面。褶皱表面层9的连接部分11具有平面的表面图案， 连接相邻的柱状结构6的表面延伸10。另外，所述的相邻的柱状结构 6在上表面4被各自的注入层5的注入部分5a分隔开。后面的图为了更加清楚，显示了图2中用虚线矩形示出的晶圆1 表面部分的放大，包括一对相邻柱状结构6 (实际中为器件的两个条 带)。很清楚，尽管如此，下文中说明的工艺步骤也涉及器件余下部 分。如同在下文将要阐明的，本专利技术的一个方面涉及提供一种在非平 面表面上的功率器件，其部分在褶皱表面层9内，利用上述层的部分， 特别是利用柱状结构6的表面延伸IO作为器件的有源区。换句话说， 根据本专利技术的工艺不涉及晶圆表面平坦化的防止性步骤(例如通过CMP)，这在制造的简化和成本方面有明显的优势。详细地(图3)，在连接部分11的表面区域，为了形成表面接触 区域12，通本文档来自技高网...

【技术保护点】
一种用于制造功率半导体器件（２５；３５）的工艺，包括：　提供具有上表面（４）并且具有第一电导类型的半导体材料体（３）；　在所述半导体材料体（３）内形成具有第二电导类型的柱状区域（６），形成柱状区域包括形成延伸在所述上表面（４）之 上的所述柱状区域（６）的表面延伸（１０）；以及　形成具有所述第二电导类型的掺杂区域（１９，２０），所述掺杂区域（１９，２０）在所述上表面（４）附近且与所述柱状区域（６）接触，　其特征在于，形成掺杂区域包括形成至少部分在所述柱状区 域（６）的所述表面延伸（１０）内的所述掺杂区域（１９，２０）。

【技术特征摘要】
【国外来华专利技术】1. 一种用于制造功率半导体器件(25；35)的工艺，包括提供具有上表面(4)并且具有第一电导类型的半导体材料体(3)；在所述半导体材料体(3)内形成具有第二电导类型的柱状区域(6)，形成柱状区域包括形成延伸在所述上表面(4)之上的所述柱状区域(6)的表面延伸(10)；以及形成具有所述第二电导类型的掺杂区域(19，20)，所述掺杂区域(19，20)在所述上表面(4)附近且与所述柱状区域(6)接触，其特征在于，形成掺杂区域包括形成至少部分在所述柱状区域(6)的所述表面延伸(10)内的所述掺杂区域(19，20)。2. 如权利要求1所述的工艺，其中，所述表面延伸(10)和所 述掺杂区域(19， 20)具有非平面的表面图案。3. 如权利要求2所述的工艺，其中，所述表面延伸(10)和所 述掺杂区域(19, 20)具有槽形的、特别地为大致上V形的表面图案。4. 如权利要求1-3中任一权利要求所述的工艺，其中，形成柱 状区域(6)包括在所述半导体材料体(3)内形成深沟槽(8);以及 通过非选择性外延生长用半导体材料填充所述深沟槽(8)，以 便在所述深沟槽(8 )内形成所述柱状区域(6 )以及在所述上表面(4 ) 之上形成所述表面延伸(10);所述柱状区域(6)的掺杂水平使得 与相反类型的所述半导体材料体(3)的掺杂水平实质上平衡。5. 如权利要求4所述的工艺，其中，填充所述深沟槽(8)包括 供给含有所述半导体材料的气体和含有具有所述第二电导类型的掺 杂离子的气体；所述供给包括变化、特别是增加所述含有掺杂离子的 气体的流量。6. 如权利要求1-5中任一权利要求所述的工艺，其中，所述功 率半导体器件(25; 35)是MOS器件并且所述掺杂区域包括体区域(19， 20),所述工艺还包括在相邻柱状区域(6)之间，至少部分在所述上表面(4)之上形 成栅极结构(15, 18);以及在所述体区域(19， 20)内形成具有所述第一电导类型的源极区 域(22a, 22b; 32 )。7. 如权利要求6所述的工艺，其中，形成柱状区域(6)还包括 在所述上表面(4)之上形成褶皱表面层(9),所述褶皱表面层(9) 具有所述第二电导类型并且包括所述表面延伸(10)和使所述表面延 伸(10)之间互相连接的平面连接部分(11);所述工艺还包括在形 成所述栅极结构(15， 18)之前，去除所述平面连接部分(11)以分 开所述表面延伸(10)并且断开所述褶皱表面层(9)。8. 如权利要求7所述的工艺，其中，提供半导体材料体(3)包 括在所述上表面(4)附近形成具有所述第一电导类型的表面注入层(5),并且形成柱状区域包括形成穿过所述表面注入层(5)的所述 柱状区域(6);并且其中去除所述平面连接部分(11)包括形成穿 过所述平面连接部分(11)直到所述表面注入层(5)的具有第一电 导类型的接触区域(14)。9. 如权利要求8所述的工艺，其中，形成接触区域(14)包括 在所述平面连接部分(11)的表面部分形成掺杂表面区域(12),以 及扩散所述掺杂表面区域(12)使其穿过所述平面连接部分(11)直 到到达所述表面注入层(5);并且其中形成所述栅极结构(15, 18) 包括在所述接触区域(14)上形成绝缘区域(15 ),以及在所述绝缘 区域(15)上形成导电区域(18);所述绝缘区域(15)和所述导电 区域(18)有大致上平面的表面图案。10. 如权利要求7所述的工艺，其中，去除所述平面...

【专利技术属性】
技术研发人员：A瓜尼拉，F弗里西纳，MG萨吉奥，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：IT[意大利]