具有异型掺杂岛的半导体器件耐压层制造技术

本发明专利技术介绍了具有异型掺杂岛的半导体功率器件的耐压层，其特征是在耐压层中引入异型掺杂岛代替以往的一种导电类型的耐压层。耐压层中的异型掺杂岛是与衬底平行排列，异型掺杂岛可以是单层或多层，相邻两层异型掺杂岛是重迭排列或交错排列，其耐压层导通电阻与击穿电压的关系Ｒ↓［ｏｎ］＝０. ８３×１０↑［－８］Ｖ↓［Ｂ］↑［２. ５］／ｎ↑［１. ５］（Ω. ｃｍ↑［２］）。同时本发明专利技术还提供了一些半导体高压功率器件的新结构，采用本发明专利技术可得到性能更优良的各类新结构的半导体高压功率器件。（*该技术在2013年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术属于半导体功率器件。现有的半导体功率器件的耐压是靠一层较轻掺杂的单一导电类型的半导体材料(可以是外延或其它技术制成)，这里称它为耐压层或漂移区。对于高压功率器件，导通电阻(或正向压降)主要是由这耐压层决定，耐压层的耐压能力与它的掺杂浓度及厚度有关，浓度愈低、厚度愈大，则耐压愈高，导通电阻(或正向压降)则愈大。在一般VDMOS或SIT的漂移区中，或双极型结型晶体管的轻掺杂集电区中等，当最大电场强度达到击穿临界电场强度EC＝8.2·V-0.2B[V/cm]时，发生雪崩击穿，击穿临界电场强度EC几乎是常数。图1-1示出一个VDMOS的结构，图1-2示出在VDS＝VB时的电场强度分布。其中VDS为漏源电压，VB为器件的击穿电压，W为耐压层(n-外延层的一部分)的厚度。由图可见，对于一个高击穿电压VB，耐压层的厚度W应该大，而掺杂浓度ND应该低。由于单位面积的导通电阻Ron正比于W/ND，因此器件高的击穿电压VB总是伴随着一个高的导通电阻Ron，它们之间的关系是对n型耐压层Ron＝0.83·10-8V2.5B[Ω·cm2]……(1)一些研究工作者，例如(1)C.Hu，IEEE Trans.Electron DevicesVol.ED-2 No.3.P243(1979)(2)V.A.K Temple，et al.IEEE Trans，Electron Devices，Vol-ED 27，No.2. P243(1980)(3)X.B Chen(陈星弼)，C.Hu，IEEE Trans，Electron Dev-icesVol-ED 29 No.6 PP985-987(1982)曾试图揭示，如果耐压层(n-外延层)掺杂的浓度分布是非均匀的，则击穿电压VB与导通电阻的关系是否会改善得好一些，其结果表明没有明显的改进。本专利技术的目的在于提供一种具有异型掺杂岛结构的耐压层(或漂移区)，在这层耐压层上再制作高压功率器件，以得到性能更优良的各类新结构的高压功率器件。其击穿电压与导通电阻的极限关系将建立在一个新的基础上，从而可以大大缓解导通电阻(或正向压降)与器件击穿电压的矛盾。为了实现以上的目的，本专利技术的具体方案是在耐压层内(即外延层内)，引入异型掺杂岛以代替以往的单一导电类型的耐压层，它的结构如图2所示。其结构特征为(1)P(或n)岛被n-(或P-)的外延层所包围;(2)耐压层(外延层)中的P(或n)岛与n+(或P+)衬底平行排列;(3)P(或n)岛在耐压层中可是单层(n＝2)，也可是多层(n＝3、n＝4……)，当P(或n)岛将整个耐压层分成几个“亚层”时，各亚层的厚度相等，对单层P(或n)岛，n＝2(n是亚层数)即将整个耐压层分成两个“亚层”，此时P(或n)岛位于耐压层厚度二分之一处如图2-1所示，对两层P(或n)岛，n＝3，即将整个耐压层分成三个“亚层”，此时，P(或n)岛位于耐压层三分之一及三分之二处如图2-2、图2-3所示;(4)P(或n)岛在耐压层中可以是重迭排列，或交错排列，图2-2所示为两层P(或n)岛重迭排列，图2-3所示为两层P(或n)岛交错排列;(5)P(或n)岛应置于纵向导电型功率器件的耐压层中对导电几乎没有贡献的区域，在垂直导电的功率MOST中，P(或n)岛位于源极下方，在双极型晶体管中，P(或n)岛位于基极电极条下方。根据本专利技术提供的具有异型掺杂岛结构的耐压层(或漂移区)，制作出性能优良的各类新结构的功率器件，列举如下本专利技术用于MOST结构的功率器件。具有单层P(或n)岛，n＝2的MOST结构。图3-1示出n＝2的MOST功率器件结构图，各部分的导电类型P型或n型在图中括弧内外各相互对应。图3-1中标号，1为P(或n)岛、2为n-(或P-)外延层、3为n+(或P+)衬底、4为P(或n)阱、5为n+(或P+)源区，现以单层P岛的MOST功率器件为例，当在截止状态时，该结构中在P岛中的空穴被源极抽出，而n-外延层中的电子被漏极抽出。P岛下面正电荷的电力线极大部分终止于耗尽了的P岛内的负电荷，故电场强度不在整个耐压层内积累，在击穿附近的电场强度分布如图3-2所示。假定整个耐压层内有n个“亚层”，每一“亚层”能维持VB/n电压，其中VB为整个耐压层的击穿电压，于是很明显，导通电阻是每一区域的n倍。即 Ron＝n·0.83×10-8(VB/n)2.5＝0.83×10-8V2.5B/n1.5……(2)(Ron的实际值是要比上式得到的计算值略高一些)对比(1)(2)式，可以看出，新专利技术的具有P岛耐压层结构的MOST功率器件，其Ron在高压范围内要比传统VDMOS的Ron小得多。具有两层P(或n)岛n＝3的MOST结构。图3-3示出具有两层交错排列P(或n)岛MOST功率器件(也可是重迭排列)图3-3标号，1为P(或n)岛、2为n-(或P-)外延层、3为n+(或P+)衬底、4为P(或n)阱、5为n+(或P+)源区。以具有两层P岛的MOST功率器件为例，当它的击穿电压与单层P岛的MOST功率器件击穿电压VB相同时，其导通电阻Ron要比图3-1单层P岛的MOST的导通电阻更小。从关断时间来看，图3-1和图3-3所示结构的开启瞬态类似IGBT的关断瞬态，器件的电压变化有一个很快的衰减阶段，其时间常数几乎与VDMOS的开启时间相同。并有一个像IGBT被关断时的电流尾部。在IGBT衬底(n-外延层位于薄重掺杂n层上，n层又位于P衬底上)MOST结构。图3-4示出在IGBT衬底上具有单层P(或n)岛的MOST功率器件。图3-5示出在IGBT衬底上具有两层P(或n)岛的交错排列MOST功率器件(也可以是重迭排列)，图3-4、图3-5标号，1为P(或n)岛、2为n-(或P-)外延层、4为P(或n)阱、5为n+(或P+)源区，6为P(或n)衬底、7为n(或P)缓冲层。以在IGBT衬底上具有P岛的MOST结构为例，该结构从衬底向耐压层注入少量空穴，就可以使图3-1、图3-3MOST结构的开启尾部缩短，从而减小开启时间。若注入效率γ很小，则在器件中仍是少子起主导作用，这样就不会影响关断时间，于是整个开启时间比0.1μs小得多，因此能使其开启过程与关断过程与传统MOST一样快。具有单层异型掺杂岛耐压层的R-MOST结构功率器件。图4示出具有单层P(或n)岛耐压层的R-MOST功率器件。其中标号，1为P(或n)岛、2为n-(或P-)外延层、3为n+(或P+)衬底、4为P(或n)阱、5为n+(或P+)源区。本专利技术用于双极型功率器件。图5示出具有单层P(或n)岛耐压层的双极型功率晶体管。其中标号1为P(或n)岛、2为n-(或P-)外延层、3为n+(或P+)衬底、4为P(或n)内基区、5为n+(或P+)发射区、9为P+(或n+)外基区。图2所示结构在P+和n+两面制作两个金属电极，即形成具有异型掺杂岛耐压层的高压二极管，这种结构的二极管在速度方面比高压PIN二极管更好。本专利技术用于静电诱导晶体管(SIT)。该晶体管其栅可以采用埋栅，也可以是表面栅，图6示出具有单层P(或n)岛耐压层的表面栅静电诱导晶体管。其中标号1为P(或n)岛、2为n-(或P-)外延层、3为n+(或P+)衬底、5为n+(或本文档来自技高网...

【技术保护点】
一种具有异型掺杂岛的半导体器件耐压层，包含有一层较轻掺杂的单一导电类型的半导体材料，其特征在于耐压层内（即外延层内），引入Ｐ（或ｎ）岛，Ｐ（或ｎ）岛被ｎ（或Ｐ）的外延层所包围，外延层（耐压层）中的Ｐ（或ｎ）与ｎ↑［＋］（或Ｐ↑［＋］）衬底平行排列。

【技术特征摘要】
1.一种具有异型掺杂岛的半导体器件耐压层，包含有一层较轻掺杂的单一导电类型的半导体材料，其特征在于耐压层内(即外延层内)，引入P(或n)岛，P(或n)岛被n(或P)的外延层所包围，外延层(耐压层)中的P(或n)与n+(或P+)衬底平行排列。2.根据权项1所述的的耐压层，其特征在于P(或n)岛在耐压层中是单层或多层，P(或n)岛将整个耐压层分成n个“亚层”时，各“亚层”的厚度相等。3.根据权项1所述的耐压层，其特征在于多层P(或n)岛在耐压层中是重迭排列、或交错排列。4.根据权项1所述的耐压层，其特征在于P(或n)岛置于纵向导电型功率器件的耐压层中对导电没有贡献的区域。5.根据权项4所述的耐压层，其特征在于在垂直导电功率器件MOST中P(或n)岛位于源极下方，...

【专利技术属性】
技术研发人员：陈星弼，
申请(专利权)人：三维半导体股份有限公司，
类型：发明
国别省市：US[美国]