万门级互补场效应晶体管集成电路的制造方法技术

本ＣＭＯＳ晶体管ＶＬＳＩ的制造方法包括下列步骤：依据集成电路逻辑功能，确定晶体管的长宽比值；选择时序元件，建立内部单元库及Ｉ／Ｏ单元库；进行逻辑模拟、布局和布线；预埋多个延迟元件；工艺加工和测试分析；以及调整时序。本方法，库的负载能力和性能良好，版图面积得到优化。由于预埋了延迟元件，即使工艺流程结束后发现了局部时序出错，也只需修改少数掩膜版和工序，就可ＶＬＳＩ完成的制造，因而降低了制造成本。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种，特别是，涉及万门级互补场效应晶体管超大规模集成电路制造芯片工艺完成后用于调整时序的方法。超大规模集成电路(以下简称为VLSI)的专用集成电路广泛应用于通讯、计算机、多媒体等高科技领域中。在国外，VLSI设计和制造技术已经成熟，但是，关于版图库的设计，芯片工艺制造完成后，时序如何调整，仍然是各个公司的核心绝密技术。1996年7月国际固态电路杂志(IEEE Journal ofSolid-StateCircuits VOL.31 No.7 July 1996 pp.1001-1013，MarcRenandin，Bachar El Hassan and Alain Guyot)发表的论文描述了一种晶体管尺寸的确定及设计流程，其库单元的设计框图，如附图说明图1所示。从图中可以看出，它是从用户要求，经由逻辑方程、逻辑单元的产生及优化、晶体管尺寸确定，并通过电路结构、负载选择，而确定预先设计好的单元逻辑，再经版图设计，生成单元库的版图。由逻辑图生成和生成单元库的版图，生成布局布线、版图生成。由所生成的版图和逻辑图进行模拟，如符合要求，则产生PG带、进入工艺流水、测试获得合格芯片。可见该文中，晶体管尺寸的确定，并没有考虑到设计的规模，也没有模拟可能形成的金属连接线的寄生延迟对库元件延迟的影响，它仅取决于逻辑单元的结构及其所带的负载。这样带来的缺点是作为一个孤立的库单元。其晶体管的w/L可以取得很小，能正常工作，而且速度及功耗均可很优，对于小规模电路无疑是最优的。但是一旦规模大了，大量的金属连线长度将会加大，使得包含金属连线长度在内的寄生延迟导致库的负载能力大大下降、特征恶化，甚至功能不正常，造成设计困难。此外，该文献的设计流程如图2所示，控制部分包括信号传输图解、综合及生成控制逻辑；以及数据路径包括自恰时间库、CMOS库及数据路径逻辑，而生成电路图。电路图生成以后，进行模拟，模拟通过后进行布局布线。再进行后模拟，通过后即生成版图。一旦工艺流水后发现了予模拟精度不够，或工艺漂移，造成了局部时序冲突，则必须重新制11张掩膜版，从新做50-60道工序才能调整好时序。这样会造成重大损失。在国内，同样，对VLSI的有关工艺制造中，金属连接线形成的寄生电阻、电容给芯片信号造成延迟的影响，还未见到报导。本专利技术的目的是提供一种通过预埋延迟元件调整时序的，从而只需要改变少数掩模板及工序，即可完成制造工艺，既节约了时间，又降低了成本。为实现本专利技术的目的，本CMOS集成电路的制造方法包括下列步骤依据集成电路逻辑功能设计，确定晶体管的长宽比值；选择时序元件，建立内部基本单元版图库及I/O单元库；进行逻辑模拟、布局、布线和逻辑后模拟；*预埋多个延迟元件；生成PG带、工艺加工和测试分析；以及*用预埋延迟元件调整时序。本专利技术的CMOS集成电路的制造方法克服了上述缺点，使集成电路设计合理，使速度、库的负载能力达到良好的性能，而版图面积得到优化。由于采取予埋延迟元件的步骤，一旦工艺流程结束后发现了局部时序出现错误，即可进行时序调整，且只需修改少数掩膜版(三张或一张)，少数工序(4-5道)即可完成，缩短了时间，降低了制造成本。图1是现有技术的集成电路设计流程框图；图2是本专利技术的集成电路设计流程框图；图3是不同宽长比金属连接线的等效负载与延迟时间的关系图；图4是不同宽长比金属连接线的等效负载与延迟时间的关系图；图5是不同扇出，不同宽长比的不同金属连接线长度与反相器延迟时间的关系曲线图；图6a、6b和6c分别是晶体管不同宽长比的情况下，相同金属连接线，其延迟时间的差别；图7a、7b、7c和7d分别是D触发器的框图、数据线D与时钟CP线的时序、工艺加工离散造成的时序错误和预埋延迟元件图；图8a和8b是分别表示模块之间A的路径和预埋延迟元件；图9a和9b分别表示预埋缓冲器和加上预埋缓冲器；图10a、10b和10c分别表示另一种预埋缓冲器和加上预埋缓冲器。下面，结合各个附图，详细说明本专利技术的制造方法。本专利技术确定晶体管宽长比的步骤包括(1)从芯片生产中提取模拟参数，用此模拟参数在相关软件中计算出给定的晶体管的本征延迟时间。再针对模拟参数作适当的调整，使模拟出的时间与实测值一致。例如，以51级反相器环用来模拟延迟时间，其中N管w/L＝4，P管w/L＝10，工艺加工尺寸为1.0微米。(2)选取晶体管的宽长比为w/L＝2、4、6、8、10、14、16、18、20、25，其全金属连接线长度为0、1、2、3、4、6毫米，并针对不同金属连接线长度F其扇出为0-17。分别模拟出它们对应的延迟时间值。获得图3-图6的曲线族。图3为不同宽长比的不同金属连接线的等效负载。其中，w/L＝14，反相器驱动1毫米的金属线，相当于带5.7个负载。图4为不同宽长比的不同金属连接线的等效负载。w/L＝25，反相器驱动3毫米金属线，相当带3个负载。反相器带6毫米金属线，相当于带5.5个负载。图5为不同扇出，不同宽长比的不同金属连接线长度下，反相器延迟时间的变化。其中w/L＝2、w/L＝2.5、w/L＝14为N-MOS管，w/L＝6.2为p-MOS管。图6是表示晶体管在不同宽长比的情况下，相同金属连接线，对延迟时间的差别。(3)以万门级CMOS门阵列集成电路为例，来说明本专利技术的集成电路的制造方法。首先确定采取1.0微米工艺，双层金属布线实现。估计该芯片尺寸为8mm×8mm，金属连接线长度最大范围约落在1mm-3mm之间。为了满足大量的时钟链路为1推4。寄存器链路为1推8。可从查图3到图6的曲线，来确定晶体管的宽长比。选取晶体管的宽长比为，N-MOS管w/L＝16，p-MOS管w/L＝18。其次，参照图2，说明本专利技术的万门级CMOS集成电路的制造步骤如下(1)分析用户要求；(2)进行逻辑功能设计；(3)依据芯片规模，予估芯片尺寸及金属连接线长度，精确模拟含金属连接线在内的库单元的延迟时间，来确定晶体管的长宽比值；(4)由电路结构的确定；(5)严格进行包括金属连接线寄生延迟在内的负载选择；(6)选择时序元件，建立基本单元版图库及I/O单元库；(7)布局及布线；(8)版图初生成；(9)由逻辑图和所生成版图，进行逻辑后模拟，以及进行设计规则检查(DRC)、电学规则检查(ERC)及逻辑图对版图一致性检查(LVS)；(10)预埋多种不同驱动能力的延迟元件，例如缓冲器、电阻、金属连接线、电容等；(11)版图最终生成；(12)生成PG带；(13)工艺流水加工；(14)测试分析；(15)时序若不合格，修改3层金属掩膜及接触孔板，用预埋延迟元件，例如缓冲器，来调整时序；以及(16)获得合格芯片，完成芯片制造。本专利技术可预埋多种不同能力的延迟元件，例如预埋缓冲器、电阻、金属连接线、电容等的方法说明如下。为了清除在时序链路中，因布局布线后，形成的数据线与时钟线的相对时序不能满足时序元件本身的建立时间、保持时间的要求。因此，在关键的D触发器的时钟链路前预埋一定延迟时间的延迟元件，例如缓冲器，如图7所示。图7a为D触发器的框图。图7b为布局布线前数据线D与时钟线CP的正确时序关系。图7c为布局布线后及芯片加工工艺完成后，由于工艺漂移，导致数据线延迟增加，使得数据线与时钟线的相对时序不能满本文档来自技高网...

【技术保护点】
一种晶体管集成电路的制造方法包括下列步骤：依据集成电路逻辑功能，确定晶体管的长宽比值；选择时序元件，建立内部基本单元版图库及Ｉ／Ｏ单元库；进行逻辑模拟、布局、布线和逻辑后模拟；预埋多个延迟元件；生成ＰＧ带、工艺加工和测试 分析；以及用预埋延迟元件，调整时序。

【技术特征摘要】
【国外来华专利技术】1.一种晶体管集成电路的制造方法包括下列步骤依据集成电路逻辑功能，确定晶体管的长宽比值；选择时序元件，建立内部基本单元版图库及I/O单元库；进行逻辑模拟、布局、布线和逻辑后模拟；预埋多个延迟元件；生成PG带、工艺加工和测试分析；以及用预埋延迟元件，调整时序。2.根据权利要求1的集成电路的制造方法，进一步包括模拟包含金属连接线在内的库单元的延迟时...

【专利技术属性】
技术研发人员：黄令仪，陈晓东，朱亚江，
申请(专利权)人：中国科学院微电子中心，
类型：发明
国别省市：11[中国|北京]