本申请公开了一种屏蔽栅沟槽型MOSFET器件及其制作方法，涉及半导体制造领域。该屏蔽栅沟槽型MOSFET器件包括衬底，衬底中设置有沟槽；沟槽的下部被屏蔽栅介质层和第一多晶硅层填充，屏蔽栅介质层覆盖沟槽的侧壁和底部，第一多晶硅层位于屏蔽栅介质层之间；在沟槽的上部被第一介质层、第二多晶硅层和第二介质层填充，第二介质层位于第二多晶硅层的上方，第二多晶硅顶部低于衬底表面；衬底中还设置有阱区和肖特基注入区，阱区位于沟槽的外侧，肖特基注入区位于阱区的外侧，肖特基注入区的底部高于阱区的底部；阱区内设置有源区和阱接触区，阱接触区位于源区和肖特基注入区之间；达到了降低体二极管正向导通电压，提升转换速度的效果。果。果。
【技术实现步骤摘要】
屏蔽栅沟槽型MOSFET器件及其制作方法
[0001]本申请涉及半导体制造领域，具体涉及一种屏蔽栅沟槽型MOSFET器件及其制作方法。
技术介绍
[0002]随着电子产品的需求增长，功率MOSFET器件的需求也越来越大。沟槽型MOSFET由于其器件集成度较高，导通电阻较低，以及较大的电流容量等特点，被广泛地应用在低压功率领域。
[0003]基于电子产品性能的需求提升，电子产品内所使用的功率MOSFET器件的性能要求也越来越高，屏蔽栅沟槽型MOSFET器件追求更快的开关转换速度。
技术实现思路
[0004]为了解决相关技术中的问题，本申请提供了一种屏蔽栅沟槽型MOSFET器件及其制作方法。该技术方案如下：
[0005]第一方面，本申请实施例提供了一种屏蔽栅沟槽型MOSFET器件，包括：
[0006]衬底，衬底中设置有沟槽；
[0007]沟槽的下部被屏蔽栅介质层和第一多晶硅层填充，屏蔽栅介质层覆盖沟槽的侧壁和底部，第一多晶硅层位于屏蔽栅介质层之间；
[0008]在沟槽的上部被第一介质层、第二多晶硅层和第二介质层填充，第一介质层位于屏蔽栅介质层和第一多晶硅层的上方，第二多晶硅层位于第一介质层的上方，第二介质层位于第二多晶硅层的上方，第二多晶硅层的顶部低于衬底表面；
[0009]衬底中还设置有阱区和肖特基注入区，阱区位于沟槽的外侧，肖特基注入区位于阱区的外侧，肖特基注入区的底部高于阱区的底部；
[0010]阱区内设置有源区和阱接触区，阱接触区位于源区和肖特基注入区之间。
[0011]可选的，源区位于阱区的顶部和沟槽顶部侧壁对应的阱区。
[0012]阱接触区位于阱区的顶部。
[0013]可选的，第二介质层的表面高于衬底表面。
[0014]可选的，第二介质层的表面与衬底表面平齐。
[0015]可选的，还包括位于衬底正面的正面金属层，和，位于衬底背面的背面金属层。
[0016]第二方面，本申请实施例提供了一种屏蔽栅沟槽型MOSFET器件的制作方法，该方法包括：
[0017]在衬底表面形成硬掩膜层，通过光刻和刻蚀工艺在衬底中形成沟槽；
[0018]形成屏蔽栅介质层和第一多晶硅层，屏蔽栅介质层覆盖沟槽下部的侧壁和底部，第一多晶硅层位于屏蔽栅介质层之间；
[0019]形成第一介质层；
[0020]形成第二多晶硅层，第一介质层位于第一多晶硅层的上方，第二多晶硅层位于第
一介质层的上方，第二多晶硅层的表面低于衬底的表面；
[0021]对硬掩膜层进行第一次横向刻蚀，定义沟槽外侧的阱注入区图案；
[0022]通过离子注入工艺在沟槽外侧的衬底中形成阱区；
[0023]通过离子注入工艺在阱区内形成源区；
[0024]对硬掩膜层进行第二次横向刻蚀，露出源区外侧的阱区表面；
[0025]通过离子注入工艺，在阱区形成阱接触区，阱接触区位于源区外侧；
[0026]形成覆盖第二多晶硅层和阱区的第二介质层，第二介质层不覆盖所述硬掩膜层；
[0027]去除硬掩膜层，在阱区外侧形成肖特基注入区，肖特基注入区的底部高于阱区的底部；
[0028]刻蚀第二介质层，露出源区、肖特基注入区和阱接触区的表面。
[0029]可选的，形成屏蔽栅介质层和第一多晶硅层，包括：
[0030]在沟槽的侧壁和底部形成屏蔽栅介质层；
[0031]淀积第一多晶硅填充沟槽；
[0032]对第一多晶硅进行回刻蚀形成第一多晶硅层，第一多晶硅层的表面低于衬底的表面。
[0033]可选的，形成第一介质层和第二多晶硅层，包括：
[0034]在沟槽内的第一多晶硅层上方形成第一介质层，第一介质层的表面低于衬底的表面，沟槽内第一介质层上方的屏蔽栅介质层被去除；
[0035]在沟槽内形成第二多晶硅层，第二多晶硅层覆盖第一介质层和屏蔽栅介质层，第二多晶硅层的顶部低于衬底表面。
[0036]可选的，通过离子注入工艺在阱区内形成源区，包括：
[0037]进行带角度离子注入，在阱区顶部和第二多晶硅层上方的沟槽侧壁形成源区。
[0038]可选的，形成覆盖第二多晶硅层和阱区的第二介质层，包括：
[0039]形成第二介质层，第二介质层覆盖硬掩膜层、阱区和沟槽内的第二多晶硅层；
[0040]去除硬掩膜层上方的第二介质层。
[0041]可选的，去除硬掩膜层，在阱区外侧形成肖特基注入区，包括：
[0042]去除硬掩膜层，在阱区外侧定义肖特基注入区图案；
[0043]通过离子注入工艺，在阱区外侧形成肖特基注入区。
[0044]可选的，刻蚀后的第二介质层表面高于衬底表面。
[0045]可选的，刻蚀后的第二介质层表面与衬底表面平齐。
[0046]可选的，刻蚀第二介质层和硬掩膜层，露出源区、肖特基注入区和阱接触区的表面之后，该方法还包括：
[0047]在衬底正面形成正面金属层；
[0048]在衬底背面形成背面金属层。
[0049]本申请技术方案，至少包括如下优点：
[0050]通过在衬底中制作沟槽屏蔽栅，且在阱区外侧形成肖特基注入区，令肖特基注入区和外延层形成肖特基接触，解决目前屏蔽栅沟槽型MOSFET的开关转换速度慢的问题，达到了降低体二极管正向导通电压，提升转换速度的效果。
附图说明
[0051]为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0052]图1是本申请实施例提供的一种屏蔽栅沟槽型MOSFET器件的结构示意图；
[0053]图2是本申请实施例提供的一种屏蔽栅沟槽型MOSFET器件的结构示意图；
[0054]图3是本申请另一实施例提供的一种屏蔽栅沟槽型MOSFET器件的结构示意图；
[0055]图4是本申请另一实施例提供的一种屏蔽栅沟槽型MOSFET器件的结构示意图；
[0056]图5是本申请实施例提供的一种屏蔽栅沟槽型MOSFET器件的制作方法的流程图；
[0057]图6是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
[0058]图7是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
[0059]图8是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
[0060]图9是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
[0061]图10是本申请实施例提供的屏蔽栅沟槽型MOSFET器件制作过程中的器件示意图；
[0062]图11是本申请实施例提供的屏蔽栅沟本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种屏蔽栅沟槽型MOSFET器件，其特征在于，包括：衬底，所述衬底中设置有沟槽；所述沟槽的下部被屏蔽栅介质层和第一多晶硅层填充，所述屏蔽栅介质层覆盖所述沟槽的侧壁和底部，所述第一多晶硅层位于所述屏蔽栅介质层之间；在所述沟槽的上部被第一介质层、第二多晶硅层和第二介质层填充，所述第一介质层位于所述屏蔽栅介质层和所述第一多晶硅层的上方，所述第二多晶硅层位于所述第一介质层的上方，所述第二介质层位于所述第二多晶硅层的上方，所述第二多晶硅层的顶部低于所述衬底表面；所述衬底中还设置有阱区和肖特基注入区，所述阱区位于所述沟槽的外侧，所述肖特基注入区位于所述阱区的外侧，所述肖特基注入区的底部高于所述阱区的底部；所述阱区内设置有源区和阱接触区，所述阱接触区位于所述源区和所述肖特基注入区之间。2.根据权利要求1所述的屏蔽栅沟槽型MOSFET器件，其特征在于，源区位于所述阱区的顶部和所述沟槽顶部侧壁对应的阱区。所述阱接触区位于所述阱区的顶部。3.根据权利要求1或2所述的屏蔽栅沟槽型MOSFET器件，其特征在于，所述第二介质层的表面高于所述衬底表面。4.根据权利要求1或2所述的屏蔽栅沟槽型MOSFET器件，其特征在于，所述第二介质层的表面与所述衬底表面平齐。5.根据权利要求1至4任一所述的屏蔽栅沟槽型MOSFET器件，其特征在于，还包括位于衬底正面的正面金属层，和，位于衬底背面的背面金属层。6.一种屏蔽栅沟槽型MOSFET器件的制作方法，其特征在于，所述方法包括：在衬底表面形成硬掩膜层，通过光刻和刻蚀工艺在所述衬底中形成沟槽；形成屏蔽栅介质层和第一多晶硅层，所述屏蔽栅介质层覆盖所述沟槽下部的侧壁和底部，所述第一多晶硅层位于所述屏蔽栅介质层之间；形成第一介质层；形成第二多晶硅层，所述第一介质层位于所述第一多晶硅层的上方，所述第二多晶硅层位于所述第一介质层的上方，所述第二多晶硅层的表面低于所述衬底的表面；对所述硬掩膜层进行第一次横向刻蚀，定义所述沟槽外侧的阱注入区图案；通过离子注入工艺在所述沟槽外侧的衬底中形成阱区；通过离子注入工艺在所述阱区内形成源区；对所述硬掩膜层进行第二次横向刻蚀，露出所述源区外侧的阱区表面；通过离子注入工艺，在所述阱区形成阱接触区，所述阱...
【专利技术属性】
技术研发人员：颜树范，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：
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