半导体器件及其制造方法技术

为抑制在ＳＯＩ衬底上形成的薄型ＳＯＩ．ＭＯＳＦＥＴ中的漂移衬底，栅（电极）具有一个双层结构并且其上栅极与ＳＯＩ层（衬底）的侧边接触。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件，特别是涉及一种具有SOI(绝缘体上的硅)结构的绝缘栅场效应晶体管。采用硅微细加工工艺可以将形成于绝缘衬底上的单晶硅薄层上的SOI-MOSFET(绝缘体上的硅-金属氧化物半导体场效应晶体管)大规模集成在一片衬底上。另外，SOI-MOSFET适于高速动作，因为所形成的晶体管的寄生电容较之采用普通单晶硅衬底所形成的晶体管的要小，于是受到注意。采用通常的单晶硅衬底的半导体器件(MOSFET)是利用衬底电极对沟道单元加偏压。另一方面，SOI-MOSFET不能从沟道的下部施加偏压，因为在单晶硅薄层的底部是绝缘层(或绝缘衬底)，而且存在一个不可避免的称为“漂移衬底”的问题会导致工作不稳定。也即有报道称NMOS(N沟道MOS)在断态会生成大的漏电流，因为空穴在沟道单元中蓄积而造成甚至在通态下在电流特性曲线上出现扭折(扭折效应)。已知，在碰撞电离大的NMOS中这一问题表现得更为明显。解决这一问题的技术有所披露，比如在日本特许公开4-34980和日本特许公开7-273340中。正如在IEEE Electron Devices Letters，Vol.15，No.12，pp.510-512，December 1994一文中所述，考虑通过栅电极对沟道单元(P型硅)施加偏压。具有衬底和栅极相连的结构的MOSFET可看作是其中FET和横向双极晶体管并存的器件。有报道称，利用这种MOSFET可以得到特别是在低压(最高0.6V)工作时极佳的特性曲线。图22是在前述参考文献中披露的器件结构平面示意版图。这一平面版图采用了与在通常的单晶硅衬底上形成的MOSFET同样的版图。这一结构的特点是构成单晶硅薄层的有源区100的一部分构图形状与栅极(栅电极)500相同。同时在栅极接触600、栅极500与有源区通过布线互相接触。图23示出的只是图22上示出的有源区100，在栅极的接触部分，有源区的构图是所谓的八字抗拉试块形(dog bone shape)。接触的剖面结构示于图24中。图24中所示的剖面结构是沿剖面A-A的剖视图。如图24所示，栅极500和有源区100的接触是通过形成一个贯通栅极500和氧化薄膜910的接触孔使处于栅极氧化薄膜910下面的有源区100露出以及在接触孔中形成一个金属线700而实现。在上述参考文献所披露的技术中，当有源区需要加工时必须事先按照栅极形成一个微细图形。当要形成接触时，必须实施加工贯通栅极并要及时停止加工以防止贯通薄的硅层。还必须在栅极层一面(接触孔的内壁)上实现与栅极的接触。结果出现一个加工问题，就是不能实现与普通的MOS晶体管加工过程(在通常的单晶衬底上形成MOS晶体管的加工过程)的一致性，所以这一技术不适用于集成制造。因此，必须要做到不实行特殊加工而解决漂移衬底的问题。本专利技术的一个目的是提供一种具有可向沟道形成区施加电位的新的SOI结构的半导体器件。本专利技术的另一个目的是提供一种有着多个具有新的SOI结构的绝缘栅场效应晶体管的半导体集成电路器件，在这种器件中此结构可向在支承衬底上形成的沟道形成区施加电位。本专利技术的再一个目的是提供一种制造方法用于制造具有可向沟道形成区施加电位的新的SOI结构的半导体器件。根据本专利技术的半导体器件，在包含有在绝缘体上设置的一个单晶半导体层和一个具有形成于单晶半导体层上面的栅电极、源电极和漏电极的绝缘栅场效应晶体管的半导体器件中，栅电极是一个双层结构，由上栅极层和下栅极层构成，并且其中的上栅极层电连接于绝缘栅场效应晶体管的沟道形成区。根据本专利技术，通过栅电极向衬底施加偏压，从而可以解决漂移衬底的问题。正如下面将要介绍的对形成过程所做的解释清楚说明的，本专利技术的结构是在自对准的基础上实现的。因此，很明显，不会出现由于先有技术的加工过程所引起的不能实现对准的问题。也即下栅电极是通过连续腐蚀加工而成，腐蚀到SOI层(单晶半导体层)而使SOI层侧边露出。通过这种加工可以在栅极和SOI层之间形成接触面(即沟道形成区)。通过在下栅极层上淀积上栅极层，下栅极层和SOI层可在其侧边自动连接。附图说明图1为示出本专利技术的第一实施例的半导体器件的平面图。图2为图1所示的半导体器件沿线A-A的剖视图。图3为图1所示的半导体器件沿线B-B的剖视图。图4为图1所示的半导体器件沿线C-C的剖视图。图5为示出本专利技术的第二实施例的半导体器件的剖视图。图6为示出本专利技术的第三实施例的半导体器件的剖视图。图7为示出本专利技术的第四实施例的半导体器件的剖视图。图8为示出图1所示的半导体器件的制造工艺的剖视图。图9为示出图8所示的半导体器件下一制造工艺的剖视图。图10为示出图9所示的半导体器件下一制造工艺的剖视图。图11为示出图10所示的半导体器件下一制造工艺的剖视图。图12为示出本专利技术的第五实施例的半导体器件的平面版图示意图。图13为示出本专利技术的第六实施例的半导体器件的平面版图示意图。图14为示出本专利技术的第七实施例的半导体器件的平面版图示意图。图15为示出本专利技术的第八实施例的半导体器件的平面版图示意图。图16为示出本专利技术的第九实施例的半导体器件的制造工艺的剖视图。图17为示出本专利技术的第九实施例的半导体器件的制造工艺的剖视图。图18为示出本专利技术的第九实施例的半导体器件的制造工艺的剖视图。图19为示出本专利技术的第十实施例的半导体器件的剖视图。图20为示出本专利技术的第十一实施例的半导体器件的剖视图。图21为示出本专利技术的第十二实施例的半导体器件的平面版图示意图。图22为具有SOI结构的通常的半导体器件的平面图。图23为图22中所示的通常的半导体器件的单晶硅薄层的平面图。图24为图22所示的通常的半导体器件沿A-A线的剖视图。图25为本专利技术的第十三实施例的半导体集成电路器件的平面图。图26为本专利技术的第十四实施例的半导体集成电路器件的平面图。图27为本专利技术的第十五实施例的半导体集成电路器件的平面图。图28为示出用于驱动本专利技术各实施例的半导体器件(或半导体集成电路器件)的功率电路(电压限制器)的电路图。图29为示出采用本专利技术的半导体器件作为保护元件的输入-输出保护电路的电路图。图30为示出装有本专利技术的半导体器件(或半导体集成电路器件)的电子卡的剖视图。下面根据各实施例阐明本专利技术的详细内容。图1为示出本专利技术第一实施例的具有SOI结构的半导体器件的掩模版的典型平面图。首先，利用N沟道型绝缘栅场效应晶体管(下面简称为NMOS)一个示例阐明其结构及形成过程。栅极图形500的定位横跨于以粗线表示的矩形有源区(单晶硅薄层)100之上。数字300A代表利用N型杂质离子注入形成的NMOS的源极和漏极时开口掩模的位置。数字600代表源区、漏区和栅电极各部分的连线接触区。数字700代表连线位置。在图2、3和4中示出按如上所述配置的NMOS的剖面结构。图2、3和4分别是沿图1中的线A-A(垂直于沟道的方向或沟道宽度方向)、线B-B(沟道长度方向)和线C-C的剖视图。在这些图中，数字120代表，比如，高电阻率单晶硅支承衬底(基底)。数字110代表由，比如，硅氧化层构成的绝缘薄膜。数字100代表位于绝缘薄膜110上的第一导电单晶硅层(即SOI层)。数字910代表由氧化硅薄膜具体构成的栅极绝缘薄膜。数字550代表下栅极层，而数字50本文档来自技高网...

【技术保护点】
一种半导体器件，包括具有由绝缘体组成的主表面的支承衬底、在上述绝缘体主表面上图形化的第一导电单晶半导体层、在上述单晶半导体层的主表面上形成的栅极绝缘薄膜、在上述栅极绝缘薄膜上图形化的第一栅极层以及与上述第一栅极层连接的第二栅极层，其中上述第二栅极层在侧边与上述单晶半导体层连接。

【技术特征摘要】
JP 1997-12-10 339637/97;JP 1996-12-26 347138/961.一种半导体器件，包括具有由绝缘体组成的主表面的支承衬底、在上述绝缘体主表面上图形化的第一导电单晶半导体层、在上述单晶半导体层的主表面上形成的栅极绝缘薄膜、在上述栅极绝缘薄膜上图形化的第一栅极层以及与上述第一栅极层连接的第二栅极层，其中上述第二栅极层在侧边与上述单晶半导体层连接。2.如权利要求1中的半导体器件，其中上述支承衬底是由单晶半导体和具有在上述半导体表面上形成的氧化硅薄膜的绝缘体组成。3.一种半导体器件，包括具有由绝缘体组成的主表面的支承衬底、具有在上述绝缘体主表面上形成的矩形的第一导电单晶半导体层、在上述单晶半导体层的主表面上形成的栅极绝缘薄膜、在上述栅极绝缘薄膜上图形化的第一栅极层以及与上述第一栅极层连接的第二栅极层，其中上述第二栅极层在上述单晶半导体层的两个互相相对的侧边上连接。4.如权利要求3中的半导体器件，其中上述支承衬底是由单晶半导体和具有在上述半导体表面上形成的氧化硅薄膜的绝缘体组成。5.如权利要求3中的半导体器件，其中上述下栅极层由多晶硅和氮化钛叠层膜组成，而上栅极层由多晶硅组成。6.一种半导体集成电路器件，包括具有由绝缘体组成的主表面的支承衬底、具有在上述绝缘体主表面上形成的多个矩形的第一导电单晶半导体层、在上述各单晶半导体层的主表面上形成的栅极绝缘薄膜、在上述各栅极绝缘薄膜上图形化的第一栅极层以及延伸越过上述多个单晶半导体层并与上述第一栅极层连接的第二栅极层，其中上述第二栅极层在上述各单晶半导体层的侧边上连接。7.一种半导体集成电路器件，包括置于绝缘体上的单晶半导体层和具有在上述单晶半导体层上形成的栅、源和漏电极的绝缘栅场效应晶体管，其中上述...

【专利技术属性】
技术研发人员：久本大，须藤敬己，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]